EP3SL150F1152C3N Altera, EP3SL150F1152C3N Datasheet - Page 23

• Manufacturer Part Number: EP3SL150F1152C3N
• Description: IC STRATX III FPGA 150K 1152FBGA
• Manufacturer: Altera
• Series: Stratix® IIIr

Specifications of EP3SL150F1152C3N

• Number Of Logic Elements/cells: 142500
• Number Of Labs/clbs: 5700
• Total Ram Bits: 6390
• Number Of I /o: 744
• Voltage - Supply: 0.86 V ~ 1.15 V
• Mounting Type: Surface Mount
• Operating Temperature: 0°C ~ 85°C
• Package / Case: 1152-FBGA
• For Use With: 544-2568 - KIT DEVELOPMENT STRATIX III
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Number Of Gates: -
• Other names: 544-2408; EP3SL150F1152C3NES

List of Tables
xxiii
Table 11–5: FPP Timing Parameters for Stratix III Devices
(Note 1)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
Table 11–6: FPP Timing Parameters for Stratix III Devices with Decompression or Design Security Feature
Enabled
(Note 1)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-16
Table 11–7: Stratix III MSEL Pin Settings for AS Configuration Schemes
(Note 1)
. . . . . . . . . . . . . . . . 11-17
Table 11–8: Fast AS Timing Parameters for Stratix III Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-24
Table 11–9: Stratix III MSEL Pin Settings for PS Configuration Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . 11-27
Table 11–10: PS Timing Parameters for Stratix III Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-32
Table 11–11: Dedicated JTAG Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-38
Table 11–12: Dedicated Configuration Pin Connections During JTAG Configuration . . . . . . . . . . . . . . 11-40
Table 11–13: Stratix III Configuration Pin Summary
(Note 1)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-43
Table 11–14: Dedicated Configuration Pins on the Stratix III Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-44
Table 11–15: Optional Configuration Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-49
Table 11–16: Dedicated JTAG Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-50
Table 11–17: Chapter Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-51
Table 12–1: Stratix III Remote System Upgrade Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3
Table 12–2: Remote System Upgrade Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
Table 12–3: Remote System Upgrade Control Register Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
Table 12–4: Remote System Upgrade Status Register Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
Table 12–5: Control Register Contents After an Error or Reconfiguration Trigger Condition . . . . . . . . 12-11
Table 12–6: 10-MHz Internal Oscillator Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
Table 12–7: Chapter Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14
Table 13–1: IEEE Std. 1149.1 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2
Table 13–2: Stratix III Boundary-Scan Register Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
Table 13–3: Stratix III Device Boundary Scan Cell Descriptions
(Note 1)
. . . . . . . . . . . . . . . . . . . . . . . . . 13-6
Table 13–4: Stratix III JTAG Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
Table 13–5: 32-Bit Stratix III Device IDCODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-16
Table 13–6: Supported TDO/TDI Voltage Combinations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-17
Table 13–7: Disabling IEEE Std. 1149.1 Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-19
Table 13–8: Chapter Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-21
Table 14–1: Security Keys Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2
Table 14–2: Key Retention Time of Coin-Cell Type Batteries used for Volatile Key Storage . . . . . . . . . . 14-3
Table 14–3: Security Modes Supported . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-5
Table 14–4: Allowed Configuration Modes for Various Security Modes
(Note 1)
. . . . . . . . . . . . . . . . . . 14-6
Table 14–5: Design Security Configuration Schemes Availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-7
Table 14–6: Chapter Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8
Table 15–1: EDERROR_INJECT JTAG Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-4
Table 15–2: Fault Injection Register and Error Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
Table 15–3: CRC_ERROR Pin Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
Table 15–4: Error Detection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
Table 15–5: Minimum and Maximum Error Detection Frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-9
Table 15–6: Minimum Update Interval for Error Message Register
(Note 1) . . . . . . . . . . . . . . . . . . . . 15-10
Table 15–7: CRC Calculation Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
Table 15–8: Chapter Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-12
Table 16–1: Stratix III Programmable Power Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3
Table 16–2: Stratix III Power Supply Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4
Table 16–3: Chapter Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-7
Table 17–1: FineLine and Hybrid FineLine BGA Packages for Stratix III Devices . . . . . . . . . . . . . . . . . . . 17-1
Table 17–2: Chapter Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-2
© March 2011 Altera Corporation
Stratix III Device Handbook, Volume 1