M391T6553BGZ0-CD5/CC SAMSUNG [Samsung semiconductor], M391T6553BGZ0-CD5/CC Datasheet - Page 9
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M391T6553BGZ0-CD5/CC
Manufacturer Part Number
M391T6553BGZ0-CD5/CC
Description
240pin Unbuffered Module based on 512Mb B-die 64/72-bit Non-ECC/ECC
Manufacturer
SAMSUNG [Samsung semiconductor]
Datasheet
1.M391T6553BGZ0-CD5CC.pdf
(22 pages)
256MB, 512MB, 1GB Unbuffered DIMMs
Functional Block Diagram: 1GB, 128Mx72 ECC Module
BA0 - BA1
A0 - A13
S1
S0
DQS0
DQS0
DM0
DQS1
DQS1
DM1
DQS2
DQS2
DM2
DQS3
DQS3
DM3
DQS8
DQS8
DM8
ODT0
ODT1
CKE0
CKE1
RAS
CAS
WE
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM
DM
DM
DM
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
BA0-BA1 : DDR2 SDRAMs D0 - D17
A0-A13 : DDR2 SDRAMs D0 - D17
CKE : DDR2 SDRAMs D0 - D8
CKE : DDR2 SDRAMs D9 - D17
RAS : DDR2 SDRAMs D0 - D17
CAS : DDR2 SDRAMs D0 - D17
WE : DDR2 SDRAMs D0 - D17
ODT : DDR2 SDRAMs D0 - D8
ODT : DDR2 SDRAMs D9 - D17
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D0
D1
D2
D3
D8
M391T2953BG(Z)3 / M391T2953BG(Z)0
DM
DM
DM
DM
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D9
D10
D11
D12
D17
V
V
VREF
V
DDSPD
DD
SS
/V
DQS4
DQS4
DM4
DQS5
DQS5
DM5
DQS6
DQS6
DM6
DQS7
DQS7
DM7
DDQ
Notes :
1. DQ,DM, DQS/DQS resistors : 22 Ohms
2. BAx, Ax, RAS, CAS, WE resistors : 3 Ohms
SCL
WP
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
SA0
A0
(Populated as 2 ranks of x8 DDR2 SDRAMs)
Serial PD
DM
DM
DM
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
SA1
A1
SA2
Serial PD
D0 - D17
D0 - D17
D0 - D17
A2
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D4
D5
D6
D7
SDA
±
5%.
DM
DM
DM
DM
Clock Input
*CK0/CK0
*CK1/CK1
*CK2/CK2
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
±
Rev. 1.5 Aug. 2005
5%.
DDR2 SDRAM
*Wire per Clock Loading
Table/Wiring Diagrams
* Clock Wiring
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D13
D14
D15
D16
6 DDR2 SDRAMs
6 DDR2 SDRAMs
6 DDR2 SDRAMs
DDR2 SDRAMs