M391T2953EZ3-CE6 Samsung Semiconductor, M391T2953EZ3-CE6 Datasheet - Page 6

• Manufacturer Part Number: M391T2953EZ3-CE6
• Manufacturer: Samsung Semiconductor

Specifications of M391T2953EZ3-CE6

• Lead Free Status / RoHS Status: Compliant

5.0 x72 DIMM Pin Configurations (Front side/Back side)
NC = No Connect, RFU = Reserved for Future Use
1. Pin196(A13) is used for x8 base Unbuffered DIMM.
2. The TEST pin is reserved for bus analysis tools and is not connected on standard memory module products (DIMMs.)
6.0 Pin Description
* The V
UDIMM
A0-A13
BA0, BA1
RAS
CAS
WE
S0, S1
CKE0,CKE1
ODT0, ODT1
DQ0 - DQ63
CB0 - CB7
DQS0 - DQS8
DM(0-8)
DQS0-DQS8
Pin
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
1
2
3
4
5
6
7
8
9
Pin Name
DD
Front
DQS0
DQS0
DQS1
DQS1
DQS2
DQS2
DQ10
DQ11
DQ16
DQ17
DQ18
and V
V
DQ0
DQ1
DQ2
DQ3
DQ8
DQ9
V
V
V
V
V
V
V
V
V
V
NC
NC
REF
SS
SS
SS
SS
SS
SS
SS
SS
SS
SS
DDQ
DDR2 SDRAM address bus
DDR2 SDRAM bank select
DDR2 SDRAM row address strobe
DDR2 SDRAM column address strobe
DDR2 SDRAM wirte enable
DIMM Rank Select Lines
DDR2 SDRAM clock enable lines
On-die termination control lines
DIMM memory data bus
DIMM ECC check bits
DDR2 SDRAM data strobes
DDR2 SDRAM data masks
DDR2 SDRAM differential data strobes
Pin
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
pins are tied to the single power-plane on PCB.
Back
DQ12
DQ13
DQ14
DQ15
DQ20
DQ21
DQ22
DQ23
DQ4
DQ5
DM0
DQ6
DQ7
DM1
CK1
CK1
DM2
V
V
V
V
V
V
V
V
V
V
NC
NC
NC
SS
SS
SS
SS
SS
SS
SS
SS
SS
SS
Pin
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
Description
Front
DQS3
DQS3
DQS8
DQS8
DQ19
DQ24
DQ25
DQ26
DQ27
CKE0
V
V
CB0
CB1
CB2
CB3
V
V
V
V
V
V
V
V
A11
V
NC
NC
DDQ
DDQ
A7
A5
DD
DD
SS
SS
SS
SS
SS
SS
SS
Pin
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
Back
DQ28
DQ29
DQ30
DQ31
CKE1
V
V
DM3
DM8
CB4
CB5
CB6
CB7
V
V
V
V
V
V
V
V
V
A12
NC
NC
NC
NC
A9
A8
A6
DDQ
DDQ
SS
SS
SS
SS
SS
SS
SS
DD
DD
6 of 27
CK0, CK1, CK2
CK0, CK1, CK2
SCL
SDA
SA0-SA2
V
V
V
V
V
NC
RESET
TEST
DD
DDQ
REF
SS
DDSPD
Pin
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
Pin Name
*
*
A10/AP
Front
ODT1
DQ32
DQ33
DQS4
DQS4
DQ34
DQ35
DQ40
DQ41
V
V
V
V
CAS
V
V
V
V
V
BA0
V
V
V
V
WE
NC
A4
DDQ
A2
DDQ
DDQ
S1
DDQ
DD
SS
SS
DD
DD
SS
SS
SS
SS
KEY
DDR2 SDRAM clocks (positive line of differential pair)
DDR2 SDRAM clocks (negative line of differential pair)
I
I
I
DDR2 SDRAM core power supply
DDR2 SDRAM I/O Driver power supply
DDR2 SDRAM I/O reference supply
Power supply return (ground)
Serial EEPROM positive power supply
Spare Pins(no connect)
Not used on UDIMM
Used by memory bus analysis tools
2
2
2
(unused on memory DIMMs)
C serial bus clock for EEPROM
C serial bus data line for EEPROM
C serial address select for EEPROM
Pin
191
181
182
183
184
185
186
187
188
189
190
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
Back
ODT0
DQ36
DQ37
DQ38
DQ39
DQ44
DQ45
V
V
V
DM4
CK0
CK0
BA1
RAS
V
V
V
A13
V
V
V
V
V
V
NC
DDQ
A3
A1
A0
DDQ
S0
DDQ
DD
DD
DD
DD
SS
SS
SS
SS
SS
Pin
100
101
102
103
104
105
106
107
108
109
120
110
111
112
113
114
115
116
117
118
119
91
92
93
94
95
96
97
98
99
Description
Rev. 1.3 July 2008
DDR2 SDRAM
NC, TEST
Front
DQS5
DQS5
DQ42
DQ43
DQ48
DQ49
DQS6
DQS6
DQ50
DQ51
DQ56
DQ57
DQS7
DQS7
DQ58
DQ59
SDA
SA2
SCL
V
V
V
V
V
V
V
V
V
V
SS
SS
SS
SS
SS
SS
SS
SS
SS
SS
2
Pin
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
V
Back
DQ60
DQ61
DQ46
DQ47
DQ52
DQ53
DQ54
DQ55
DQ62
DQ63
DM7
DDSPD
DM5
CK2
CK2
DM6
V
V
V
V
V
V
V
V
V
SA0
SA1
NC
NC
NC
SS
SS
SS
SS
SS
SS
SS
SS
SS