m378t2953ez3-ce600 Samsung Semiconductor, Inc., m378t2953ez3-ce600 Datasheet - Page 11

m378t2953ez3-ce600

Manufacturer Part Number

m378t2953ez3-ce600

Description

240pin Unbuffered Module Based On 512mb E-die 64/72-bit Non-ecc/ecc

Manufacturer

Samsung Semiconductor, Inc.

Datasheet

1.M378T2953EZ3-CE600.pdf (27 pages)

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8.4 1GB, 128Mx72 ECC Module - M391T2953EZ3

UDIMM

BA0 - BA1

A0 - A13

DQS0

DM0

DQS1

DM1

DQS2

DM2

DQS3

DM3

DQS8

DM8

CKE0

CKE1

ODT0

ODT1

RAS

CAS

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

BA0-BA1 : DDR2 SDRAMs D0 - D17

A0-A13 : DDR2 SDRAMs D0 - D17

CKE : DDR2 SDRAMs D0 - D8

CKE : DDR2 SDRAMs D9 - D17

RAS : DDR2 SDRAMs D0 - D17

CAS : DDR2 SDRAMs D0 - D17

WE : DDR2 SDRAMs D0 - D17

ODT : DDR2 SDRAMs D0 - D8

ODT : DDR2 SDRAMs D9 - D17

CS DQS DQS

(Populated as 2 ranks of x8 DDR2 SDRAMs)

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D10

D11

D12

D17

11 of 27

DDSPD

REF

DQS4

DM4

DQS5

DM5

DQS6

DM6

DQS7

DM7

DDQ

Note :

1. DQ,DM, DQS/DQS resistors : 22 Ohms ± 5%.

2. BAx, Ax, RAS, CAS, WE resistors : 7.5 Ohms ± 5%.

SCL

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

SA0

Serial PD

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

SA1

SA2

Serial PD

D0 - D17

CS DQS DQS

SDA

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

Clock Input

*CK0/

*CK1/

*CK2/

Rev. 1.3 July 2008

DDR2 SDRAM

*Wire per Clock Loading

Table/Wiring Diagrams

CK0

CK1

CK2

CS DQS DQS

D13

D14

D15

D16

* Clock Wiring

6 DDR2 SDRAMs

DDR2 SDRAMs

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