M393T2950CZ3-CD5 SAMSUNG [Samsung semiconductor], M393T2950CZ3-CD5 Datasheet - Page 5

• Manufacturer Part Number: M393T2950CZ3-CD5
• Description: DDR2 Registered SDRAM MODULE 240pin Registered Module based on 512Mb C-die 72-bit ECC
• Manufacturer: SAMSUNG [Samsung semiconductor]

Functional Block Diagram: 512MB, 64Mx72 Module
512MB, 1GB, 2GB Registered DIMMs
RS0
DQS0
DQS0
DM0/DQS9
NC/DQS9
DQS1
DQS1
DM1/DQS10
NC/DQS10
DQS2
DQS2
DM2/DQS11
NC/DQS11
DQS3
DQS3
DM3/DQS12
NC/DQS12
DQS8
DQS8
DM8/DQS17
NC/DQS17
Notes :
1. DQ-to-I/O wiring may be changed within a byte.
2. DQ/DQS/DM/CKE/S relationships must be maintained as shown.
3. Unless otherwise noted, resister values are 22 Ohms
S0*
BA0-BA1
A0-A13
RAS
CAS
WE
CKE0
ODT0
RESET
PCK7
PCK7
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
RST
1:1
R
G
R
DM/
RDQS
DM/
RDQS
DM/
RDQS
DM/
RDQS
DM/
RDQS
E
S
T
E
I
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
NU/
RDQS
NU/
RDQS
NU/
RDQS
NU/
RDQS
NU/
RDQS
* S0 connects to DCS and VDD connects to CSR on the register.
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D0
D1
D2
D3
D8
RSO-> CS : DDR2 SDRAMs D0-D8
RBA0-RBA1 -> BA0-BA1 : DDR2 SDRAMs D0-D8
RA0-RA13 -> A0-A13 : DDR2 SDRAMs D0-D8
RRAS -> RAS : DDR2 SDRAMs D0-D8
RCAS -> CAS : DDR2 SDRAMs D0-D8
RWE -> WE : DDR2 SDRAMs D0-D8
RCKE0 -> CKE : DDR2 SDRAMs D0-D8
RODT0 -> ODT0 : DDR2 SDRAMs D0-D8
M393T6553CZ3 / M393T6553CZA
DQS4
DQS4
DM4/DQS13
NC/DQS13
DQS5
DQS5
DM5/DQS14
NC/DQS14
DQS6
DQS6
DM6/DQS15
NC/DQS15
DQS7
DQS7
DM7/DQS16
NC/DQS16
SCL
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM/
RDQS
DM/
RDQS
DM/
RDQS
DM/
RDQS
WP
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
Serial PD
SA0 SA1 SA2
NU/
RDQS
NU/
RDQS
NU/
RDQS
NU/
RDQS
A0
RESET
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D4
D5
D6
D7
A1
CK0
CK0
(populated as 1 rank of x8 DDR2 SDRAMs)
A2
Signals for Address and Command Parity Function (M393T6553CZA)
OE
P
L
L
SDA
The resistors on Par_In, A13, A14, A15, BA2 and the
signal line of Err_Out refer to the section: "Register
Options for Unused Address inputs"
PAR_IN
100K ohms
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D8
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D8
PCK7 -> CK : Register
PCK7 -> CK : Register
V
V
VREF
V
DDSPD
DD
SS
V
V
/V
SS
SS
DDQ
PAR_IN
C0
C1
Register
Rev. 1.2 Aug. 2005
QERR
DDR2 SDRAM
PPO
Err_Out
Serial PD
D0 - D8
D0 - D8
D0 - D8