XC4VFX60-11FFG672C Xilinx Inc, XC4VFX60-11FFG672C Datasheet - Page 11
XC4VFX60-11FFG672C
Manufacturer Part Number
XC4VFX60-11FFG672C
Description
IC FPGA VIRTEX-4 FX 60K 672-FBGA
Manufacturer
Xilinx Inc
Series
Virtex™-4r
Specifications of XC4VFX60-11FFG672C
Number Of Logic Elements/cells
56880
Number Of Labs/clbs
6320
Total Ram Bits
4276224
Number Of I /o
352
Voltage - Supply
1.14 V ~ 1.26 V
Mounting Type
Surface Mount
Operating Temperature
0°C ~ 85°C
Package / Case
672-BBGA, FCBGA
For Use With
HW-V4-ML410-UNI-G - EVALUATION PLATFORM VIRTEX-4
Lead Free Status / RoHS Status
Lead free / RoHS Compliant
Number Of Gates
-
Available stocks
Company
Part Number
Manufacturer
Quantity
Price
Company:
Part Number:
XC4VFX60-11FFG672C
Manufacturer:
NVIDIA
Quantity:
2
Company:
Part Number:
XC4VFX60-11FFG672C
Manufacturer:
XILINX
Quantity:
500
Company:
Part Number:
XC4VFX60-11FFG672C
Manufacturer:
Xilinx Inc
Quantity:
10 000
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Virtex-4 FPGA User Guide
UG070 (v2.6) December 1, 2008
R
Block RAM Address Mapping
Block RAM Attributes
Block RAM Initialization in VHDL or Verilog Code
Block RAM VHDL and Verilog Templates
Additional RAMB16 Primitive Design Considerations
Additional Block RAM Primitives
Block RAM Applications
Block RAM Timing Model
Built-in FIFO Support
Top-Level View of FIFO Architecture
FIFO Primitive
FIFO Port Descriptions
Set/Reset - SSR[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Address Bus - ADDR[A|B]<14:#> . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Data-In Buses - DI[A|B]<#:0> & DIP[A|B]<#:0> . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Data-Out Buses - DO[A|B]<#:0> and DOP[A|B]<#:0> . . . . . . . . . . . . . . . . . . . . . . . . 126
Cascade - CASCADEIN[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Cascade - CASCADEOUT[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Inverting Control Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Unused Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Content Initialization - INIT_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Content Initialization - INITP_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Output Latches Initialization - INIT (INIT_A & INIT_B) . . . . . . . . . . . . . . . . . . . . . . 128
Output Latches Synchronous Set/Reset - SRVAL (SRVAL_A & SRVAL_B) . . . . . . 128
Optional Output Register On/Off Switch - DO[A|B]_REG . . . . . . . . . . . . . . . . . . . . 129
Clock Inversion at Output Register Switch - INVERT_CLK_DO[A|B]_REG . . . . . 129
Extended Mode Address Determinant - RAM_EXTENSION_[A|B] . . . . . . . . . . . . 129
Read Width - READ_WIDTH_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Write Width - WRITE_WIDTH_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Write Mode - WRITE_MODE_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Block RAM Location Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
RAMB16 VHDL Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
RAMB16 Verilog Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Data Parity Buses - DIP[A/B] and DOP[A/B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Optional Output Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Independent Read and Write Port Width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
RAMB16 Port Mapping Design Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Cascadable Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Byte-Write Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Instantiation of Additional Block RAM Primitives . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Creating Larger RAM Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Block RAM Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
Block RAM Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
Block RAM Timing Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Clock Event 1
Clock Event 2
Clock Event 4
Clock Event 5
EMPTY Latency
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
www.xilinx.com
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
. . . . . . . . . . . . . . . . . . . . . . . . 130
. . . . . . . . . . . . . . . . . . . . . . 139
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IC FPGA VIRTEX-4 FX 60K 672-FBGA
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Xilinx Inc
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IC FPGA VIRTEX-4 FX 60K 672-FBGA
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IC FPGA VIRTEX-4 FX 60K 1152FBGA
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Xilinx Inc
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IC FPGA VIRTEX-4 FX 60K 672-FBGA
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Xilinx Inc
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IC FPGA VIRTEX-4 FX 60K 1152FBGA
Manufacturer:
Xilinx Inc
Datasheet:
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Description:
IC FPGA VIRTEX-4 FX 60K 1152FBGA
Manufacturer:
Xilinx Inc
Datasheet:
Part Number:
Description:
IC FPGA VIRTEX-4FX 1152FFBGA
Manufacturer:
Xilinx Inc
Datasheet:
Part Number:
Description:
IC FPGA VIRTEX-4FX 1152FFBGA
Manufacturer:
Xilinx Inc
Datasheet:
Part Number:
Description:
FPGA Virtex®-4 Family 56880 Cells 90nm (CMOS) Technology 1.2V 672-Pin FCBGA
Manufacturer:
Xilinx Inc
Datasheet:
Part Number:
Description:
IC FPGA VIRTEX-4 FX 60K 672-FBGA
Manufacturer:
Xilinx Inc
Datasheet:
Part Number:
Description:
IC FPGA VIRTEX-4 FX 60K 1152FBGA
Manufacturer:
Xilinx Inc
Datasheet:
Part Number:
Description:
FPGA Virtex®-4 Family 56880 Cells 90nm (CMOS) Technology 1.2V 672-Pin FCBGA
Manufacturer:
Xilinx Inc
Datasheet:
Part Number:
Description:
IC CPLD .8K 36MCELL 44-VQFP
Manufacturer:
Xilinx Inc
Datasheet:
Part Number:
Description:
IC CPLD 72MCRCELL 10NS 44VQFP
Manufacturer:
Xilinx Inc
Datasheet: