HYS64D16301GU INFINEON [Infineon Technologies AG], HYS64D16301GU Datasheet - Page 14

• Manufacturer Part Number: HYS64D16301GU
• Description: 184-Pin Unbuffered Dual-In-Line Memory Modules
• Manufacturer: INFINEON [Infineon Technologies AG]

Figure 4
Data Sheet
BA0 - BA1
A0 - A13
RAS
CAS
CKE0
WE
DQS8
DM8/DQS17
DM1/DQS10
DQS2
DM2/DQS11
DQS3
DM3/DQS12
DQS1
DM0/DQS9
DQS0
Block Diagram - One Rank 32M
organized SDRAMs
DQ0
DQ1
DQ2
DQ3
DQ8
DQ9
DQ10
DQ11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DQ4
DQ5
DQ6
DQ7
DQ12
DQ13
DQ14
DQ15
WE: SDRAMs D0 - D8
BA0-BA1: SDRAMs D0 - D8
RAS: SDRAMs D0 - D8
CAS: SDRAMs D0 - D8
CKE: SDRAMs D0 - D8
A0-A13: SDRAMs D0 - D8
S0
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DM
DM
DM
DM
DM
D3
D8
S
D0
D1
D2
S
S
S
S
DQS
DQS
DQS
DQS
DQS
V
DD
V
DD
/V
V
V
V
REF
DDID
SPD
DDQ
SS
HYS[64/72]D[16x01/32x00/64x20][G/E]U-[5/6/7/8]-B
72 DDR-I SDRAM DIMM HYS72D32x00GU using 8
SCL
DQS4
DM4/DQS13
DQS5
DM5/DQS14
DQS6
DM6/DQS15
DM7/DQS16
DQS7
14
WP
SA0
Strap: see Note 4
A0
Serial PD
SA1
A1
D0 - D8
SPD
D0 - D8
D0 - D8
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
Unbuffered DDR SDRAM Modules
SA2
A2
Notes:
1. DQ-to-I/O wiring is shown as recommended
2. DQ/DQS/DM/CKE/S relationships must be
3. DQ, DQS, DM/DQS resistors: 22 ohms ± 5%.
4. V
5. BAx, Ax, RAS, CAS, WE resistors: 5.1 ohm
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
but may be changed.
maintained as shown.
(for memory device V
STRAP OUT (OPEN): V
STRAP IN (V
+5%
DM
DM
DM
DM
DDID
SDA
strap connections
D4
D5
D6
S
S
D7
S
S
DQS
DQS
*CK0/CK0
*CK1/CK1
DQS
*CK2/CK2
DQS
Clock
Input
* Wire per Clock Loading
SS
Table/Wiring Diagrams
): V
* Clock Wiring
DD
DD
Pin Configuration
, V
DD
V
SDRAMs
DDQ
3 SDRAMs
3 SDRAMs
3 SDRAMs
DDQ
= V
V1.1, 2003-07
.
):
DDQ