HYS64D32000HDL QIMONDA [Qimonda AG], HYS64D32000HDL Datasheet - Page 20

• Manufacturer Part Number: HYS64D32000HDL
• Description: 200-Pin Small-Outline Dual-In-Line Memory Modules
• Manufacturer: QIMONDA [Qimonda AG]

3.3
Rev. 1.11, 2006-09
03292006-428D-USV0
Parameter
DQ output access time from
CK/CK
CK high-level width
Clock cycle time
CK low-level width
Auto precharge write recovery +
precharge time
DQ and DM input hold time
DQ and DM input pulse width
(each input)
DQS output access time from
CK/CK
DQS input low (high) pulse width
(write cycle)
DQS-DQ skew (DQS and
associated DQ signals)
Write command to 1
latching transition
DQ and DM input setup time
DQS falling edge hold time from
CK (write cycle)
DQS falling edge to CK setup
time (write cycle)
Clock Half Period
Data-out high-impedance time
from CK/CK
Address and control input hold
time
Control and Addr. input pulse
width (each input)
st
AC Characteristics
DQS
Symbol
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
AC
CH
CK
CL
DAL
DH
DIPW
DQSCK
DQSL,H
DQSQ
DQSS
DS
DSH
DSS
HP
HZ
IH
IPW
–5
–0.5
0.45
5
0.45
(
0.4
1.75
–0.6
0.35
—
0.72
0.4
0.2
0.2
min. (t
—
0.6
0.7
2.2
DDR400B
Min.
6
7.5
t
WR
/
t
CK
AC Timing - Absolute Specifications for PC3200 and PC2700
CL
)+(
, t
CH
t
RP
)
/
t
CK
22
)
Max.
+0.5
0.55
8
12
12
0.55
—
—
+0.6
—
+0.40
1.25
—
—
—
—
+0.7
—
—
—
–6
DDR333
Min.
0.45
6
6
7.5
0.45
0.45
1.75
0.35
0.75
0.45
0.2
0.2
min. (t
–0.7
0.75
0.8
2.2
–0.7
–0.6
—
CL
HYS64D[32/64][000/020]HDL–[5/6]–C
, t
Small-Outline DDR SDRAM Modules
CH
)
Max.
+0.7
0.55
12
12
12
0.55
—
—
+0.6
—
+0.40
1.25
—
—
—
—
+0.7
—
—
—
Unit Note/ Test
ns
t
ns
ns
ns
t
t
ns
ns
ns
t
ns
t
ns
t
t
ns
ns
ns
ns
ns
CK
CK
CK
CK
CK
CK
CK
Internet Data Sheet
TABLE 12
Condition
2)3)4)5)
2)3)4)5)
CL = 3.0
CL = 2.5
CL = 2.0
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
2)3)4)5)
TFBGA
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)7)
fast slew rate
3)4)5)6)8)
slow slew rate
3)4)5)6)8)
2)3)4)5)9)
2)3)4)5)
2)3)4)5)
2)3)4)5)
1)