M393T2950CZ3-CCC Samsung Semiconductor, M393T2950CZ3-CCC Datasheet - Page 5

• Manufacturer Part Number: M393T2950CZ3-CCC
• Manufacturer: Samsung Semiconductor

Specifications of M393T2950CZ3-CCC

• Lead Free Status / RoHS Status: Compliant

4.0 Pin Configurations (Front side/Back side)
5.0 Pin Description
RDIMM
NC = No Connect, RFU = Reserved for Future Use
1. RESET (Pin 18) is connected to both OE of PLL and Reset of register.
2. The TEST pin (Pin 102) is reserved for bus analysis probes and is not connected on normal memory modules (DIMMs)
3. NC/Err_Out ( Pin 55) and NC/Par_In (Pin 68) are optional function to check address and command parity.
4. CKE1,S1 Pin is used for double side Registered DIMM.
* The VDD and VDDQ pins are tied to the single power-plane on PCB.
CK0
CK0
CKE0, CKE1
RAS
CAS
WE
S0, S1
A0~A9, A11~A15
A10/AP
BA0, BA1
SCL
SDA
SA0~SA2
Par_In
Err_Out
RESET
Pin
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
1
2
3
4
5
6
7
8
9
Pin Name
RESET
Front
DQS0
DQS0
DQS1
DQS1
DQS2
DQS2
DQ10
DQ11
DQ16
DQ17
DQ18
V
DQ0
DQ1
DQ2
DQ3
DQ8
DQ9
V
V
V
V
V
V
V
V
V
V
NC
REF
SS
SS
SS
SS
SS
SS
SS
SS
SS
SS
Pin
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
Clock Input, positive line
Clock input, negative line
Clock Enables
Row Address Strobe
Column Address Strobe
Write Enable
Chip Selects
Address Inputs
Address Input/Autoprecharge
DDR2 SDRAM Bank Address
Serial Presence Detect (SPD) Clock Input
SPD Data Input/Output
SPD address Inputs
Parity bit for the Address and Control bus
Parity error found on the Address and Control bus
Register and PLL control pin
DM1/DQS10
DM2/DQS11
DM0/DQS9
NC/DQS10
NC/DQS11
NC/DQS9
Back
DQ12
DQ13
DQ14
DQ15
DQ20
DQ21
DQ22
DQ23
DQ4
DQ5
DQ6
DQ7
RFU
RFU
V
V
V
V
V
V
V
V
V
V
SS
SS
SS
SS
SS
SS
SS
SS
SS
SS
Pin
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
Description
NC/Err_Out
Front
DQS3
DQS3
DQS8
DQS8
DQ19
DQ24
DQ25
DQ26
DQ27
CKE0
V
V
CB0
CB1
CB2
CB3
V
V
V
V
V
V
V
V
V
A11
NC
A7
A5
DDQ
DDQ
DD
DD
SS
SS
SS
SS
SS
SS
SS
Pin
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
DM3/DQS12
DM8/DQS17
NC/DQS12
NC/DQS17
CKE1
Back
DQ29
DQ31
DQ28
DQ30
V
V
CB4
CB5
CB6
CB7
V
V
V
V
V
V
V
V
A12
V
NC
NC
DDQ
DDQ
A9
A8
A6
SS
SS
SS
SS
SS
SS
SS
DD
DD
4
5 of 25
ODT0~ODT1
DQ0~DQ63
CB0~CB7
DQS0~DQS8
DQS0~DQS8
DM(0~8),DQS(9~17)
DQS9~DQS17
RFU
NC
TEST
V
V
V
V
V
DD
DDQ
SS
REF
DDSPD
Pin
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
Pin Name
NC/Par_In
A10/AP
Front
ODT1
DQ32
DQ33
DQS4
DQS4
DQ34
DQ35
DQ40
DQ41
V
V
V
V
CAS
V
V
V
BA0
V
V
WE
S1
V
V
V
V
A2
A4
DDQ
DDQ
DDQ
DDQ
DD
DD
DD
SS
SS
SS
SS
SS
SS
4
KEY
Pin
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
On die termination Inputs
Data Input/Output
Data check bits Input/Output
Data strobes
Data strobes, negative line
Data Masks / Data strobes (Read)
Data strobes (Read), negative line
Reserved for Future Use
No Connect
Memory bus test tool
(Not Connect and Not Useable on DIMMs)
Core Power
I/O Power
Ground
Input/Output Reference
SPD Power
DM4/DQS13
NC/DQS13
Back
ODT0
DQ36
DQ37
DQ38
DQ39
DQ44
DQ45
V
V
V
CK0
CK0
RAS
V
V
V
BA1
A13
V
V
V
V
V
V
A3
A1
A0
S0
DDQ
DDQ
DDQ
DD
DD
DD
DD
SS
SS
SS
SS
SS
Pin
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
93
99
91
92
94
95
96
97
98
Description
DDR2 SDRAM
Rev. 1.8 May 2007
NC(TEST)
Front
DQS5
DQS5
DQ42
DQ43
DQ48
DQ49
DQS6
DQS6
DQ50
DQ51
DQ56
DQ57
DQS7
DQS7
DQ58
DQ59
SDA
SA2
SCL
V
V
V
V
V
V
V
V
V
V
SS
SS
SS
SS
SS
SS
SS
SS
SS
SS
Pin
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
211
DM5/DQS14
DM6/DQS15
DM7/DQS16
NC/DQS14
NC/DQS15
NC/DQS16
VDDSPD
Back
DQ46
DQ47
DQ52
DQ53
DQ54
DQ55
DQ60
DQ61
DQ62
DQ63
RFU
RFU
SA0
SA1
V
V
V
V
V
V
V
V
V
SS
SS
SS
SS
SS
SS
SS
SS
SS