HYS64D128020GU-7-A Infineon, HYS64D128020GU-7-A Datasheet - Page 8

• Manufacturer Part Number: HYS64D128020GU-7-A
• Description: 2.5 V 184-pin Unbuffered DDR-I SDRAM Modules
• Manufacturer: Infineon

INFINEON Technologies
Block Diagram: Two Bank 128M x 72 DDR-I SDRAM DIMM Modules
HYS72D128020GU using x8 Organized SDRAMs
DQS1
DM1/DQS10
DM8/DQS17
DM3/DQS12
V
V
V
DQS8
DQS0
DM0/DQS9
DQS2
DM2/DQS11
DQS3
BA0, BA1
A0 - A12
VREF
DD,
SS
DDID
V
DDQ
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DQ0
DQ1
DQ2
DQ3
DQ8
DQ9
DQ10
DQ11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ4
DQ5
DQ6
DQ7
DQ12
DQ13
DQ14
DQ15
S0
BA0, BA1: SDRAMs D0 - D17
A0 - A12: SDRAMs D0 - D17
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
DM
DM
DM
DM
I/O 3
I/O 2
DM
CS
D3
CS
D0
D1
D2
CS
CS
CS
D8
D0 - D17
D0 - D17
D0 - D17
DQS
DQS
DQS
DQS
DQS
RAS
CAS
CKE0
WE
CKE1
S1
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
DM
DM
DM
DM
I/O 4
I/O 5
DM
D17
CS
CS
CS
D9
D10
D11
D12
CS
CS
CKE: SDRAMs D0 - D8
WE: SDRAMs D0 - D17
CKE: SDRAMs D9 - D17
RAS: SDRAMs D0 - D17
CAS: SDRAMs D0 - D17
DQS
DQS
DQS
DQS
SCL
DQS
DQS4
DM4/DQS13
8
DQS5
DM5/DQS14
DQS6
DM6/DQS15
DM7/DQS16
DQS7
SA0
Unbuffered DDR-I SDRAM-Modules
A0
Serial PD
HYS64/72D64000/128x20GU-7/8-A
SA1
A1
DQ48
DQ49
DQ50
DQ51
DQ32
DQ33
DQ34
DQ35
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ52
DQ53
DQ54
DQ55
DQ36
DQ37
DQ38
DQ39
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
SA2
A2
I/O 5
I/O 4
I/O 3
I/O 2
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DM/CKE/S relationships must
be maintained as shown.
3. DQ, DQS, DM/DQS resistors: 22 Ohms.
4. VDDID strap connections
(for memory device VDD, VDDQ):
STRAP OUT (OPEN): VDD = VDDQ
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
DM
DM
DM
DM
SDA
D4
D5
CS
D6
D7
CS
CS
CS
*CK0/CK0
*CK1/CK1
*CK2/CK2
Clock
* Wire per Clock Loading
Input
DQS
DQS
DQS
DQS
Table/Wiring Diagrams
* Clock Wiring
2002-09-10 (rev.0.81)
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DM
DM
DM
DM
SDRAMs
6 SDRAMs
6 SDRAMs
6 SDRAMs
CS
D13
D14
D15
CS
D16
CS
CS
DQS
DQS
DQS
DQS