HYS64D128320GU-5-B Infineon, HYS64D128320GU-5-B Datasheet - Page 13

• Manufacturer Part Number: HYS64D128320GU-5-B
• Description: 184-Pin Unbuffered Dual-In-Line Memory Modules
• Manufacturer: Infineon

Figure 5
Data Sheet
BA0 - BA1
DQS8
DM8/DQS17
A0 - A13
DQS1
DM1/DQS10
DM3/DQS12
DQS0
DM0/DQS9
DQS2
DM2/DQS11
DQS3
CKE0
CKE1
RAS
CAS
WE
Block Diagram - Two Rank 64M
organized SDRAMs
DQ0
DQ1
DQ2
DQ3
DQ8
DQ9
DQ10
DQ11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DQ4
DQ5
DQ6
DQ7
DQ12
DQ13
DQ14
DQ15
BA0-BA1: SDRAMs D0 - D17
CKE: SDRAMs D9 - D17
CKE: SDRAMs D0 - D8
WE: SDRAMs D0 - D17
A0-A13: SDRAMs D0 - D17
RAS: SDRAMs D0 - D17
CAS: SDRAMs D0 - D17
S0
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DM
DM
DM
DM
DM
D3
D8
S
D0
D1
D2
S
S
S
S
DQS
DQS
DQS
DQS
DQS
SCL
S1
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 6
I/O 7
DM
DM
DM
DM
DM
WP
SA0
HYS[64/72]D[16x01/32x00/64x20][G/E]U-[5/6/7/8]-B
A0
D9
D10
S
D11
D12
D17
S
S
S
S
72 DDR-I SDRAM DIMM HYS72D64x20GU using 8
Serial PD
DQS
DQS
DQS
DQS
DQS
SA1
A1
V
15
DD
V
DQS4
DM4/DQS13
DQS5
DM5/DQS14
DD
DQS6
DM6/DQS15
DM7/DQS16
/V
SA2
DQS7
V
A2
V
DDID
V
SPD
DDQ
REF
Strap: see Note 4
SS
SDA
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
Unbuffered DDR SDRAM Modules
Notes:
1. DQ-to-I/O wiring is shown as recommended
2. DQ/DQS/DM/CKE/S relationships must be
3. DQ, DQS, DM/DQS resistors: 22 ohms ± 5%.
4. V
5. BAx, Ax, RAS, CAS, WE resistors: 3 ohms
but may be changed.
maintained as shown.
(for memory device V
STRAP OUT (OPEN): V
STRAP IN (V
+5%
DDID
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DM
DM
DM
DM
strap connections
SPD
D0 - D17
D0 - D17
D0 - D17
D6
S
D4
S
D5
D7
S
S
SS
DQS
DQS
DQS
): V
DQS
*CK0/CK0
*CK1/CK1
*CK2/CK2
Clock
* Wire per Clock Loading
Input
DD
Table/Wiring Diagrams
DD
* Clock Wiring
, V
DD
V
Pin Configuration
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 0
I/O 1
I/O 2
I/O 3
DDQ
DDQ
DM
DM
DM
DM
= V
):
DDQ
V1.1, 2003-07
SDRAMs
6 SDRAMs
6 SDRAMs
6 SDRAMs
D15
D13
D14
D16
S
S
S
S
DQS
DQS
DQS
DQS