ELANSC310 AMD [Advanced Micro Devices], ELANSC310 Datasheet - Page 40

• Manufacturer Part Number: ELANSC310
• Description: Single-Chip, 32-Bit, PC/AT Microcontroller
• Manufacturer: AMD [Advanced Micro Devices]

Notes:
1. Asymmetrical addressing applies to configurations using DRAMs with 512K x 8 and 1M x 16 organizations.
Page mode DRAM using two banks of 1 Mbyte x 16 DRAMS is not supported. Use Enhanced Page mode for two bank configu-
ration. See Table 16 for the physical organization of the DRAM devices supported.
Bit 0 of the Memory Configuration 1 Register, Index 66h, must be cleared for normal (non-enhanced) page mode.
Notes:
1. Bit 4 of Version Register, Index 64h must be set for 2-Mbyte Enhanced Page mode only. Also, bit 0 of Memory Configuration 1
2. When 16-Mbit asymmetric DRAMs are used in a two-bank configuration (4 Mbyte), bits 1 and 0 of the Memory Configuration 1
See Table 11 for a description of the physical organization of the DRAM devices supported.
Bit 0 of the Memory Configuration 1 Register, Index 66h, must be set to enable Enhanced Page mode. Bit 1 of the Memory
Configuration 1 Register, Index 66h, must be set for DRAM. If set for SRAM, bits 0 and 1 control wait states.
40
Index
Index
B4h
B4h
Bit
Bit
0
0
0
0
0
0
1
1
1
7
0
0
0
1
1
Register, Index 66h, must be a 1.
Register, Index 66h, must be set for Enhanced Page mode.
7
0 0 1
0 1 0
Index
0 1 0
4 3 2
x x x
x x x
Index
0 1 1
1 0 0
1 0 1
1 1 0
4 3 2
1 1 0
x x x
x x x
1 0 0
x x x
Bits
Bits
66h
66h
1
2
1
1
1
Index
Index
Bits
B1h
Bits
B1h
7 6
x x
x x
0 0
0 1
1 0
0 1
1 1
x x
x x
x x
x x
x x
x x
x x
7 6
(Byte)
(Byte)
512K
Size
16M
Table 16. DRAM Address Translation (Enhanced Page Mode)
Size
16M
1M
2M
2M
4M
8M
1M
2M
2M
4M
1M
4M
Table 15. DRAM Address Translation (Page Mode)
Bank 0
Bank 0
DRAM
DRAM
(Byte)
(Byte)
512K
512K
512K
2M
8M
1M
1M
2M
8M
2M
1M
2M
8M
2M
Élan™SC310 Microcontroller Data Sheet
Bank 1
Bank 1
(Byte)
(Byte)
512K RAS
512K RAS
1M
2M
8M
1M
2M
8M
2M
–
–
–
–
–
P R E L I M I N A R Y
RAS
CAS
RAS
CAS
RAS
CAS
RAS
CAS
RAS
CAS
RAS
CAS
RAS
CAS
CAS
RAS
CAS
RAS
CAS
RAS
CAS
RAS
CAS
CAS
RAS
CAS
RAS
CAS
RAS
CAS
MA11MA10 MA9 MA8 MA7 MA6 MA5 MA4 MA3 MA2 MA1 MA0
MA11MA10 MA9 MA8 MA7 MA6 MA5 MA4 MA3 MA2 MA1 MA0
A20
A20
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
A22
A11
A22
A11
A22
A11
A9
A21
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
A19
A19
A19
A10
A19
A10
A19
A10
A19
A10
A19
A19
A19
A10
A19
A10
A19
–
–
–
–
–
–
–
–
–
–
–
A18
A18
A18
A18
A18
A18
A18
A18
A18
A18
A18
A18
A18
A18
A9
A9
A9
A9
A9
A9
A9
A9
A9
A9
A9
A9
–
–
DRAM Address
A17
A17
A17
A17
A17
A17
A17
A17
A17
A17
A17
A17
A17
A17
DRAM Address
A8
A8
A8
A8
A8
A8
A8
A8
A8
A8
A8
A8
A8
A8
A16
A16
A16
A16
A16
A16
A16
A16
A16
A16
A16
A16
A16
A16
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A15
A15
A15
A15
A15
A15
A15
A15
A15
A15
A15
A15
A15
A15
A6
A6
A6
A6
A6
A6
A6
A6
A6
A6
A6
A6
A6
A6
A14
A14
A14
A14
A14
A14
A14
A14
A14
A14
A14
A14
A14
A14
A5
A5
A5
A5
A5
A5
A5
A5
A5
A5
A5
A5
A5
A5
A13
A13
A13
A13
A13
A13
A13
A13
A13
A13
A13
A13
A13
A13
A4
A4
A4
A4
A4
A4
A4
A4
A4
A4
A4
A4
A4
A4
A12
A12
A12
A12
A12
A12
A12
A12
A12
A12
A12
A23
A12
A12
A3
A3
A3
A3
A3
A3
A3
A3
A3
A3
A3
A3
A3
A3
A11
A11
A11
A11
A21
A21
A11
A11
A11
A11
A21
A21
A11
A11
A2
A2
A2
A2
A2
A2
A2
A2
A2
A2
A2
A2
A2
A2
A10
A10
A20
A20
A20
A20
A10
A10
A10
A20
A20
A20
A19
A10
A1
A1
A1
A1
A1
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A1
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A1
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A1
A1
A1