ICL7660ESA+ Maxim Integrated Products, ICL7660ESA+ Datasheet - Page 21

• Manufacturer Part Number: ICL7660ESA+
• Description: IC VOLTAGE CONVERTER 8-SOIC
• Manufacturer: Maxim Integrated Products
• Type: Switched Capacitor (Charge Pump), Divider, Doubler, Invertingr

Specifications of ICL7660ESA+

• Internal Switch(s): Yes
• Synchronous Rectifier: No
• Number Of Outputs: 1
• Current - Output: 20mA
• Frequency - Switching: 10kHz
• Voltage - Input: 1.5 ~ 10 V
• Operating Temperature: -40°C ~ 85°C
• Mounting Type: Surface Mount
• Package / Case: 8-SOIC (3.9mm Width)
• Power - Output: 471mW
• Function: Inverting/Step Up
• Output Voltage: - 1.5 V to - 10 V or 3 V to 20 V
• Output Current: 20 mA
• Maximum Operating Temperature: + 85 C
• Minimum Operating Temperature: - 40 C
• Mounting Style: SMD/SMT
• Primary Input Voltage: 10V
• No. Of Outputs: 1
• No. Of Pins: 8
• Operating Temperature Range: -40°C To +85°C
• Dropout Voltage Vdo: 500mV
• Filter Terminals: SMD
• Rohs Compliant: Yes
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Voltage - Output: -
• Lead Free Status / Rohs Status: Lead free / RoHS Compliant

リセットパイプライン
リセット信号経路における次のセクションはリセット
パイプラインです。このブロックの目的は、変換された
アナログデータがADCを通り抜ける待ち時間と一致
するように、クロックサイクルの待ち時間を付加する
こ と で す 。 こ の よ う に す る と 、 リ セ ッ ト デ ー タ が
RSTOUT+/RSTOUT- PECL出力に到達したときに、
RSTIN+/RSTIN-でリセット入力の発生が停止された
時点で、主及び補助ポートに存在するアナログデータ
と時間的に調整されます。
デマルチプレクサクロック発生器
デマルチプレクサクロック発生器は、デマルチプレックス
及び非デマルチプレックス動作の様々なモードに必要
とされるDIV1、DIV2又はDIV4クロックを発生します。
TTL/CMOS制御入力DEMUXEN及びDIVSELECTは、
デマルチプレックスモードの選択を制御します(表2を
参照)。図16と図17のタイミング図は、それぞれDIV1、
DIV2及びDIV4モードにおける出力タイミング及び
データアラインメントを示しています。
表6. デマルチプレクサ動作及びリセット制御信号
図16. デマルチプレックスDIV2モードにおけるCLK
CLK+, CLK-
DREADY+, DREADY-
RSTIN+, RSTIN-
RSTOUT+, RSTOUT-
DREADY-
DREADY+
SIGNAL NAME
"PHASE 1"
"PHASE 2"
及びDREADYタイミング(2通りのDREADY
位相を図示)
DREADY +
DREADY -
t
PD1
80%
50%
t
FDREADY
______________________________________________________________________________________
50%
20%
CLK+
CLK-
Sampling clock inputs
Differential PECL outputs
Differential PECL inputs
Differential PECL outputs
20%
t
RDREADY
TYPE
80%
2.2GHzトラック/ホールドアンプ内蔵
Master ADC timing signal. The ADC samples on the rising edge of CLK+.
Data-Ready PECL Output. Output data changes on the rising edge of
DREADY+.
Demux reset input signals. Resets the internal demux when asserted.
Reset outputs for resetting additional external demux devices
± 5V、1Gsps、8ビットADC
デバイスのパワーアップ時には、CLK+/CLK-入力に
おけるサンプリングクロックとDREADY+/DREADY-
出力におけるデータレディクロックの間の位相関係は
ランダムです。全ての2分周回路について共通している
ことですが、これらのクロックの間は2通りの位相関係
がありえます。 これらの位相の間の差は、 DIV2-DREADY
クロックの単なる反転です。この関係は、図16のタイ
ミング図に示されています。
インターリーブ等、2つ以上のMAX104を利用して実効
サンプリング速度を高めるアプリケーションにおいては、
最 初 の パ ワ ー ア ッ プ 時 に 全 て の M A X 1 0 4 を 既 知 の
DREADY位相にリセットして下さい。この同期操作は、
デバイス間の出力サンプルの順番を設定するために必要
です。コンバータをリセットするとこの同期操作が達成
されます。リセット信号は、デマルチプレクサクロック
発生器ブロックの内部カウンタを強制的に既知の位相
状態にします。
図17. 全てのモード(DIV1、DIV2、DIV4)の
AUXILIARY PORT DATA
PRIMARY PORT DATA
出力タイミング
CLK-
CLK+
t
PWH
FUNCTION
t
PD1
t
PD2
t
PWL
DREADY -
DREADY +
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