ICL7660ESA+ Maxim Integrated Products, ICL7660ESA+ Datasheet - Page 22

• Manufacturer Part Number: ICL7660ESA+
• Description: IC VOLTAGE CONVERTER 8-SOIC
• Manufacturer: Maxim Integrated Products
• Type: Switched Capacitor (Charge Pump), Divider, Doubler, Invertingr

Specifications of ICL7660ESA+

• Internal Switch(s): Yes
• Synchronous Rectifier: No
• Number Of Outputs: 1
• Current - Output: 20mA
• Frequency - Switching: 10kHz
• Voltage - Input: 1.5 ~ 10 V
• Operating Temperature: -40°C ~ 85°C
• Mounting Type: Surface Mount
• Package / Case: 8-SOIC (3.9mm Width)
• Power - Output: 471mW
• Function: Inverting/Step Up
• Output Voltage: - 1.5 V to - 10 V or 3 V to 20 V
• Output Current: 20 mA
• Maximum Operating Temperature: + 85 C
• Minimum Operating Temperature: - 40 C
• Mounting Style: SMD/SMT
• Primary Input Voltage: 10V
• No. Of Outputs: 1
• No. Of Pins: 8
• Operating Temperature Range: -40°C To +85°C
• Dropout Voltage Vdo: 500mV
• Filter Terminals: SMD
• Rohs Compliant: Yes
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Voltage - Output: -
• Lead Free Status / Rohs Status: Lead free / RoHS Compliant

リセット出力
最 後 に 、 リ セ ッ ト 信 号 は 差 動 P E C L フ ォ ー マ ッ ト で
リ セ ッ ト 信 号 経 路 の 最 後 の ブ ロ ッ ク に 表 れ ま す 。
RSTOUT+/RSTOUT-は、出力データ速度をさらに低減
する必要のあるアプリケーションにおいて、追加の外部
デマルチプレクサをリセットするために使用される時間
調整されたリセット信号を出力します。多くのデマルチ
プレクサデバイスは、クロックで駆動されている間に
リセット信号がいくつかのクロックサイクルの間発生
し続けることを必要とします。これを達成するため、
MAX104のDREADYクロックはRSTOUTが発生して
いる間トグルし続けます。
単一のデバイスの場合、同期リセットは必要ありません。
これは、出力ポートにおけるサンプルの順番がDREADY
クロックの位相に依らず不変だからです。DIV2モードに
おいては、補助ポートのデータは8.5クロックサイクル
だけ遅延され、主ポートのデータは7.5クロックサイクル
遅延されます。古い方のデータはDREADYクロックの
位相に関係なく常に補助ポートにあります。
リセット出力信号RSTOUTの遅延(6.5クロックサイクル)
は、主ポートの遅延よりも1クロックサイクルだけ少なく
± 5V、1Gsps、8ビットADC
2.2GHzトラック/ホールドアンプ内蔵
図18. デマルチプレックスDIV2モードにおけるリセット出力のタイミング(DREADYがアラインメントされている
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DATA PORT
DATA PORT
DATA PORT
RESET OUT
AUXILIARY
PRIMARY
______________________________________________________________________________________
DREADY
RESET
INPUT
NOTE: THE LATENCY TO THE RESET OUTPUT IS 6.5 CLOCK CYCLES. THE LATENCY TO THE PRIMARY PORT IS 7.5 CLOCK CYCLES, AND
場合)
CLK
CLK+
CLK-
THE LATENCY TO THE AUXILIARY PORT IS 8.5 CLOCK CYCLES. ALL DATA PORTS ARE UPDATED ON THE RISING EDGE OF THE DREADY+ CLOCK.
n
RSTIN+
RSTIN-
DREADY+
DREADY-
ADC SAMPLE NUMBER
n+1
t
SU
n+2
RSTOUT+
RSTOUT-
n+3
t
HD
n+4
ADC SAMPLES ON THE RISING EDGE OF CLK+
n+5
n+6
「取り消し」 、リセット位相に再び同期します。補助及び
「偶数」 サンプルを含んでおり、主ポートは 「奇数」 サンプル
なっています。このようにRSTOUTは待ち時間が減ら
されているため、主及び補助ポートの同期データの開
始を印付けることができます。RSTOUT信号がゼロに
戻る時、DREADYクロック位相がリセットされます。
DREADYクロックの入力クロックに対する位相は2通り
可能であるため、考慮するべきタイミング図が2つあり
ます。最初のタイミング図(図18)は、DREADYクロック
位相が既にリセットされている時の、RSTOUTタイミング
と補助及び主出力ポートのデータアラインメントを示し
ています。この例においては、RSTINパルスの長さは
2クロックサイクルです。この条件下ではDREADY
クロックが中断されずに続き、補助及び主ポートの
データストリームも中断されずに続きます。
2番目のタイミング図(図19)は、DREADY位相がリセット
位相と反対である場合の結果を示しています。この場合、
DREADYクロックはサンプルクロックの1サイクルを
主ポートのデータストリームが逆転していることに注意
して下さい。リセットが発生する前に、補助ポートは
を含んでいます。RSTOUTの発生が停止した後(これが
n+7
n+8
n-1
n
n+9
n+10
n+1
n+2
n+11
n+12
n+3
n+4
n+13