SC28L202A1DGG/G,11 NXP Semiconductors, SC28L202A1DGG/G,11 Datasheet - Page 4

• Manufacturer Part Number: SC28L202A1DGG/G,11
• Description: IC UART DUAL W/FIFO 56-TSSOP
• Manufacturer: NXP Semiconductors
• Series: IMPACTr

Specifications of SC28L202A1DGG/G,11

• Features: False-start Bit Detection
• Number Of Channels: 2, DUART
• Fifo's: 256 Byte
• Voltage - Supply: 3.3V, 5V
• With Parallel Port: Yes
• With Auto Flow Control: Yes
• With False Start Bit Detection: Yes
• With Modem Control: Yes
• With Cmos: Yes
• Mounting Type: Surface Mount
• Package / Case: 56-TFSOP (0.240", 6.10mm Width)
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Other names: 935279792118; SC28L202A1DGG/G-T; SC28L202A1DGG/G-T

Philips Semiconductors
THE REGISTERS FOR COMPATIBILITY WITH PREVIOUS DUARTS
2005 Nov 01
Dual universal asynchronous receiver/transmitter
(DUART)
Registers of the Arbitrating Interrupt System and Bidding control
Registers of the I/O ports
ICR – Interrupt Control Register
UCIR – Update CIR
CIR – Current Interrupt Register
IVR – Interrupt Vector Register
Modification of the IVR
GICR – Global Interrupting Channel Register
GIBCR – Global Interrupting Byte Count Register
GITR – Global Interrupting Type Register
GRxFIFO – Global RxFIFO Register
GTxFIFO – Global TxFIFO Register
BCRBRK – Bidding Control Register – Break Change, A and B
BCRCOS – Bidding Control Register – Change of State, A and B
BCRx – Bidding Control Register – Xon/Xoff, A and B
BCRA – Bidding Control Register – Address, A and B
BCR C/T – Bidding Control Register –C/T, 0 and 1
BCRLBE – Bidding Control Register – Received Loop Back Error
IPCRL – Input Port Change Register Lower Nibble, A and B (n = A for A, n = B for B)
IPCRU – Input Port Change Register Upper Nibble, A and B (n = A for A, n = B for B)
IPR – Input Port Register, A and B (n = A for A, n = B for B)
IPCE – Input Change Detect Enable, A and B (n = A for A, n = B for B)
I/OPCR 0 – I/O Port Configuration Register
I/OPCR 1 – I/O Port Configuration Register
I/OPCR 2 – I/O Port Configuration Register
I/OPCR 3 – I/O Port Configuration Register
SOPR A and SOPR B – Set the Output Port Bits (OPR A and OPR B)
ROPR A and ROPR B – Reset ROPR Output Port Bits (OPR A and OPR B)
OPR – Output Port Register, A and B (n = A for A, n = B for B)
REGISTER DESCRIPTIONS Mode Registers
MR1 Mode Register 1
MR1 A[7] – Channel A Receiver Request–to–Send Control (Flow Control)
MR1[6] – Receiver interrupt control bit 1. See description under MR0[6].
MR1 A[5] – Channel A Error Mode Select
MR1 A[4:3| – Channel A Parity Mode Select
MR1 A[2] – Channel A Parity Type Select
MR1 A[1:0] – Channel A Bits Per Character Select
MR2 Mode Register 2
SR Status Register
SR A[7] – Received Break
SR A[6] – Channel A Framing Error
SR A[5] – Channel A Parity Error
SR A[4] – Channel A Overrun Error
SR A[3] – Channel A Transmitter Empty (TxEMT A)
SR A[2] – Channel A Transmitter Ready (TxRDY A)
SR A[1] – Channel A FIFO Full (FFULL A)
SR A[0] – Channel A Receiver Ready (RxRDY A)
SR B – Channel B Status Register
CSR A – Channel A Clock Select Register CSR A [7:4] – Channel A Receiver Clock Select
CSR Clock Select Register
CSR A [3:0] – Channel A EXTERNAL Transmitter Clock Select
CSR B [7:4] – Channel B Receiver Clock Select
CSR B [3:0] – Channel B Transmitter Clock Select
Rx FIFO Register. For characters shorter than 8 bits the unused bits are set to zero
Tx FIFO register. For characters shorter than 8 bits the unused bits are set to zero
CR A and B Command Register
CR Command Register
COMMAND REGISTER TABLE A and B
IPCR Input Port Configuration Register
IPCR [7:4] I/03A, I/O2 A, I/O1 A, I/O0 A Change–of–State
IPCR [3:0] I/O3 A, I/O2 A, I/O1 A, I/O0 A logical level of I/O pin.
ACR Auxiliary Control Register
ACR[7] – Baud Rate Generator Set Select
ACR[6:4] – Counter/Timer Mode And Clock Source Select
ACR[3:0] – I/O3 A, I/O2 A, I/O1 A, I/O0 A Change-of-State Interrupt Enable
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SC28L202
Product data sheet
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