ZEN1501F Zenic, ZEN1501F Datasheet - Page 33

• Manufacturer Part Number: ZEN1501F
• Description: Memory Controller
• Manufacturer: Zenic

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・ＬＣＲ[2]：受信回路は１ストップ・ビットだけをチェックします。
・ＬＣＲ[3]：１の時、キャラクタ・データの最終データ・ビットとストップ・ビットの間のパリティ
・ＬＣＲ[6]：ブレーク制御ビットはＳＯＵＴ信号にのみ効果があり、送信回路には影響しません。以
１）ライン制御レジスタ（ＬＣＲ）
ＬＣＲレジスタはデータ・キャラクタのフォーマットおよびブレーク動作の制御を行います。
ビット
Ｄ７
Ｄ６
Ｄ５
Ｄ４
Ｄ３
Ｄ２
Ｄ１
Ｄ０
・ビットが送信され、チェックされます。
下の手順を行うことで、ブレーク動作のために誤ったキャラクタあるいは無関係のキャ
ラクタは送信されません。
(1)ＴＨＲＥ（ＬＳＲ[5]）ビットが１の時にＴＨＲレジスクの全てのデータ・ビットに
(2)ＴＨＲＥ（ＬＳＲ[5]）ビットが０になると、ＢＳＴ（ＬＣＲ[6]）ビットを１に
(3)送信レジスタに送信中のデータがなくなって（ＬＳＲ[6]ビット＝１)から、次の
分周ラッチ・ ０ RBRレジスタ、THRレジスタあるいはIERレジスタをアクセスる。
アクセス・
ビット(DLAB)
ブレーク動作 ０ ブレーク動作を行わない。
の制御(BST)
強制パリティ ０ 強制パリティを使用しない。
の制御(STP)
パリティの
形式(EPS)
パリティの
制御(PNE)
ストップビッ ０ １ストップ・ビット。
ト長の設定
(STB)
データ長の
設定
(WLS1)
(WLS0)
項目(記号)
０を書き込みます。
セットします。
送信データがリストアされた時にブレーク動作を解除します。
値
１ DLLレジスタあるいはDLMレジスタをアクセスする。
１ ブレーク動作を行う。SOUT信号は０になる。
１ パリティがイネーブルの時、LCR[4]が０ならばパリティの値が１
０ 奇数パリティを使用する。
１ 偶数パリティを使用する。
０ パリティ・ディセーブル
１ パリティ・イネーブル
１ データ長５ビットの時１.５ストップビット、データ長６、７、
Ｄ１ Ｄ０
０
０
１
１
表６−３２
になり、LCR[4]が１ならばパリティの値は０になる。
８ビットのとき２ストップビット。
０
１
０
１
データ長５ビット。
データ長６ビット。
データ長７ビット。
データ長８ビット。
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ライン制御レジスタ
機
能
ＺＥＮ１５０１Ｆ
(Z1501G97)ZENIC Inc.