ZEN1501F Zenic, ZEN1501F Datasheet - Page 5

• Manufacturer Part Number: ZEN1501F
• Description: Memory Controller
• Manufacturer: Zenic

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５．ピン名称と機能
A2 ∼ A31
D0 ∼ D15
MREQ
R/W
B/W
A0
A1
ES
FIQ
IRQ
WAIT
ACK
ABORT
MCLK
PORT0 ∼
RESO
ピン名称
PORT7
135∼112,
109∼104
153∼146, 入出力 本ＬＳＩの内部レジスタをアクセスする為のデータバスです。
144∼137
159
160
161
168,
167,
166
162
163
158
136
164
156
103∼96
173
番号
入出力 汎用入出力ポートです。各ビット毎に入力、出力の切り替えが
入出力
入力
入力
入力
入力
入力
出力
出力
出力
入力
出力
入力
出力
アドレスバス入力です。
ＣＰＵのアドレスバスに接続します。
ＣＰＵのデータバス下位１６ビットに接続します。
ＣＰＵのメモリサイクルの区間を示す信号です。
ＣＰＵのMREQに接続します。
ＣＰＵのメモリサイクルがREADかWRITEかを示します。
READ時にLowとなり、WRITE時にHighになります。
ＣＰＵのR/Wに接続します。
ＣＰＵのメモリサイクルのアクセスサイズを示します。
Byteアクセス時にLowとなり、Word時にHighとなります。
ＣＰＵのB/Wに接続します。
ＣＰＵのA0、A1に接続します。また、エンディアンはESで指定
します。ES=LowでＬＥ、ES=HighでＢＥになります。
高速割り込み要求信号です。
ＣＰＵのFIQに接続します。
割り込み要求信号です。INT0∼INT7の割り込み要求をまとめて
ＣＰＵに割り込みの要求を出力します。
ＣＰＵのIRQに接続します。
ＣＰＵのメモリサイクルを休止させるための信号です。
各メモリサイクルの速度に合わせて出力し、ＣＰＵのサイクル
を休止させます。
ＣＰＵのWAITに接続します。
ハンドシェークタイプのバスサイクルを設定したメモリマップ
からの応答に使用します。
ハンドシェークタイプのバスサイクルを設定したメモリマップ
で、ACK信号の応答がない場合および未定義領域にアクセス
した場合にABORT信号を出力することができます。
ＣＰＵのABORTに接続します。
ＣＰＵのメモリサイクルのタイミングクロックです。本ＬＳＩ
は、このMCLKに同期して動作します。
ＣＰＵのMCLKと同じクロックに接続してください。
できます。
RESETがLowかウォッチ・ドッグ・タイマーがタイム・アウト
になるとLowを出力します。
本ＬＳＩ初期化のために外部入力RESETがHighになってから
最大４クロック遅れてHighが出力されます。
ＣＰＵのRESETに接続してください。
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機
能
ＺＥＮ１５０１Ｆ
(Z1501G97)ZENIC Inc.