LPC1111FHN33/102'5 NXP Semiconductors, LPC1111FHN33/102'5 Datasheet - Page 535

• Manufacturer Part Number: LPC1111FHN33/102'5
• Description: ARM Microcontrollers - MCU CORTEX-M0 8 KB FL 4 KB SRAM
• Manufacturer: NXP Semiconductors

Specifications of LPC1111FHN33/102'5

• Rohs: yes
• Core: ARM Cortex M0
• Processor Series: LPC1111
• Data Bus Width: 32 bit
• Maximum Clock Frequency: 50 MHz
• On-chip Adc: Yes
• Operating Supply Voltage: 1.8 V to 3.6 V
• Operating Temperature Range: - 65 C to + 150 C
• Mounting Style: SMD/SMT
• Interface Type: I2C, SPI, UART
• Number Of Programmable I/os: 42
• Number Of Timers: 4
• Program Memory Type: Flash
• Factory Pack Quantity: 4000

NXP Semiconductors
26.6.1
26.6.2
26.6.3
26.6.4
26.6.5
26.6.6
26.6.7
26.6.8
26.6.9
26.6.10
26.6.11
26.6.12
26.6.13
26.6.14
26.6.15
26.6.16
26.7
26.7.1
26.7.2
26.7.3
26.7.4
26.7.5
26.7.6
Chapter 27: LPC111x/LPC11Cxx Serial Wire Debug (SWD)
27.1
27.2
27.3
27.4
Chapter 28: LPC111x/LPC11Cxx Appendix: ARM Cortex-M0 reference
28.1
28.2
28.3
28.3.1
28.3.2
28.3.3
28.3.4
28.4
28.4.1
28.4.1.1
28.4.1.2
28.4.1.3
28.4.1.3.1 General-purpose registers . . . . . . . . . . . . . . 447
28.4.1.3.2 Stack Pointer . . . . . . . . . . . . . . . . . . . . . . . . 447
28.4.1.3.3 Link Register . . . . . . . . . . . . . . . . . . . . . . . . 448
28.4.1.3.4 Program Counter . . . . . . . . . . . . . . . . . . . . . 448
28.4.1.3.5 Program Status Register . . . . . . . . . . . . . . . 448
28.4.1.3.6 Exception mask register . . . . . . . . . . . . . . . . 450
28.4.1.3.7 CONTROL register . . . . . . . . . . . . . . . . . . . . 450
28.4.1.4
28.4.1.5
28.4.1.6
UM10398
User manual
IAP commands . . . . . . . . . . . . . . . . . . . . . . . . 429
How to read this chapter . . . . . . . . . . . . . . . . 442
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 442
Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
How to read this chapter . . . . . . . . . . . . . . . . 444
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 444
About the Cortex-M0 processor and core
peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
C_CAN ISP SDO communication. . . . . . . . . 425
C_CAN ISP object directory . . . . . . . . . . . . . 426
Unlock (C_CAN ISP) . . . . . . . . . . . . . . . . . . 427
Write to RAM (C_CAN ISP) . . . . . . . . . . . . . 427
Read memory (C_CAN ISP). . . . . . . . . . . . . 427
Prepare sectors for write operation
(C_CAN ISP) . . . . . . . . . . . . . . . . . . . . . . . . 427
Copy RAM to flash (C_CAN ISP) . . . . . . . . . 427
Go (C_CAN ISP) . . . . . . . . . . . . . . . . . . . . . 427
Erase sectors (C_CAN ISP) . . . . . . . . . . . . . 427
Blank check sectors (C_CAN ISP) . . . . . . . . 427
Read PartID (C_CAN ISP) . . . . . . . . . . . . . . 427
Read boot code version (C_CAN ISP) . . . . . 428
Read serial number (C_CAN ISP) . . . . . . . . 428
Compare (C_CAN ISP). . . . . . . . . . . . . . . . . 428
C_CAN ISP SDO abort codes . . . . . . . . . . . 428
Differences to fully-compliant CANopen . . . . 429
Prepare sector(s) for write operation (IAP) . . 431
Copy RAM to flash (IAP) . . . . . . . . . . . . . . . 431
Erase Sector(s) (IAP) . . . . . . . . . . . . . . . . . . 432
Blank check sector(s) (IAP) . . . . . . . . . . . . . 433
Read Part Identification number (IAP) . . . . . 433
Read Boot code version number (IAP) . . . . . 433
System-level interface . . . . . . . . . . . . . . . . . 445
Integrated configurable debug . . . . . . . . . . . 445
Cortex-M0 processor features summary . . . 445
Cortex-M0 core peripherals . . . . . . . . . . . . . 446
Programmers model . . . . . . . . . . . . . . . . . . . 446
Processor modes . . . . . . . . . . . . . . . . . . . . . 446
Stacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
Core registers . . . . . . . . . . . . . . . . . . . . . . . 446
Exceptions and interrupts . . . . . . . . . . . . . . . 451
Data types. . . . . . . . . . . . . . . . . . . . . . . . . . . 451
The Cortex Microcontroller Software Interface
Standard . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
All information provided in this document is subject to legal disclaimers.
Rev. 12 — 24 September 2012
26.7.7
26.7.8
26.7.9
26.7.10
26.7.11
26.8
26.8.1
26.8.2
26.9
26.10
26.10.1
26.10.1.1 Signature generation address and control
26.10.1.2 Signature generation result registers . . . . . . 439
26.10.1.3 Flash Module Status register . . . . . . . . . . . 440
26.10.1.4 Flash Module Status Clear register . . . . . . . 440
26.10.2
27.5
27.6
27.6.1
27.6.2
28.4.2
28.4.2.1
28.4.2.2
28.4.2.3
28.4.2.4
28.4.2.5
28.4.2.5.1 Little-endian format . . . . . . . . . . . . . . . . . . . 456
28.4.3
28.4.3.1
28.4.3.2
28.4.3.3
28.4.3.4
28.4.3.5
28.4.3.6
28.4.3.6.1 Exception entry . . . . . . . . . . . . . . . . . . . . . . 460
28.4.3.6.2 Exception return. . . . . . . . . . . . . . . . . . . . . . 461
28.4.4
28.4.4.1
28.4.5
28.4.5.1
28.4.5.1.1 Wait for interrupt . . . . . . . . . . . . . . . . . . . . . 463
28.4.5.1.2 Wait for event. . . . . . . . . . . . . . . . . . . . . . . . 463
28.4.5.1.3 Sleep-on-exit . . . . . . . . . . . . . . . . . . . . . . . . 464
Debug notes . . . . . . . . . . . . . . . . . . . . . . . . . 436
Flash memory access. . . . . . . . . . . . . . . . . . 437
Flash signature generation . . . . . . . . . . . . . 438
Pin description . . . . . . . . . . . . . . . . . . . . . . . 442
Debug notes . . . . . . . . . . . . . . . . . . . . . . . . . 443
Compare <address1> <address2> <no of bytes>
(IAP). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
Reinvoke ISP (IAP) . . . . . . . . . . . . . . . . . . . 435
ReadUID (IAP) . . . . . . . . . . . . . . . . . . . . . . . 435
Erase page. . . . . . . . . . . . . . . . . . . . . . . . . . 435
IAP Status Codes . . . . . . . . . . . . . . . . . . . . . 436
Comparing flash images . . . . . . . . . . . . . . . 436
Serial Wire Debug (SWD) flash programming
interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
Register description for signature generation 438
registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
Algorithm and procedure for signature
generation . . . . . . . . . . . . . . . . . . . . . . . . . . 440
Signature generation . . . . . . . . . . . . . . . . . . . 440
Content verification . . . . . . . . . . . . . . . . . . . . 441
Debug limitations . . . . . . . . . . . . . . . . . . . . . 443
Debug connections . . . . . . . . . . . . . . . . . . . 443
Memory model . . . . . . . . . . . . . . . . . . . . . . . 452
Memory regions, types and attributes . . . . . 453
Memory system ordering of memory
accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
Behavior of memory accesses . . . . . . . . . . 454
Software ordering of memory accesses. . . . 455
Memory endianness. . . . . . . . . . . . . . . . . . . 456
Exception model . . . . . . . . . . . . . . . . . . . . . 456
Exception states. . . . . . . . . . . . . . . . . . . . . . 456
Exception types . . . . . . . . . . . . . . . . . . . . . . 457
Exception handlers . . . . . . . . . . . . . . . . . . . 458
Vector table . . . . . . . . . . . . . . . . . . . . . . . . . 458
Exception priorities. . . . . . . . . . . . . . . . . . . . 459
Exception entry and return . . . . . . . . . . . . . . 460
Fault handling . . . . . . . . . . . . . . . . . . . . . . . 462
Lockup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
Power management. . . . . . . . . . . . . . . . . . . 463
Entering sleep mode . . . . . . . . . . . . . . . . . . 463
Chapter 29: Supplementary information
UM10398
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