UPD78F0551MA-FAA-AX Renesas Electronics America, UPD78F0551MA-FAA-AX Datasheet - Page 110

• Manufacturer Part Number: UPD78F0551MA-FAA-AX
• Description: MCU 8BIT 16-SSOP
• Manufacturer: Renesas Electronics America
• Series: 78K0/Kx2-Lr

Specifications of UPD78F0551MA-FAA-AX

• Core Processor: 78K/0
• Core Size: 8-Bit
• Speed: 10MHz
• Connectivity: I²C, LIN, UART/USART
• Peripherals: LVD, POR, PWM, WDT
• Number Of I /o: 9
• Program Memory Size: 8KB (8K x 8)
• Program Memory Type: FLASH
• Ram Size: 512 x 8
• Voltage - Supply (vcc/vdd): 1.8 V ~ 5.5 V
• Data Converters: A/D 4x10b
• Oscillator Type: Internal
• Operating Temperature: -40°C ~ 85°C
• Package / Case: *
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Eeprom Size: -

FF44H to
FF47H
FF23H
FF24H
FF25H
FF26H
FF27H
FF28H
FF29H
FF2AH
FF2BH
FF2CH
FF2DH
FF2EH
FF2FH
FF30H
FF31H
FF32H
FF33H
FF34H
FF35H
FF36H
FF37H to
FF3BH
FF3CH
FF3DH
FF3EH
FF3FH
FF40H
FF41H
FF42H
FF43H
FF48H
FF49H
FF4AH
FF4BH
Address
78K0/Kx2-L
Remark For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0, and
R01UH0028EJ0400 Rev.4.00
Sep 27, 2010
PM6
ADM0
POM6
FPCTL
PM12
RSTMASK
ADPC0
ADPC1
PU0
PU1
PU3
PU6
PU12
RMC
PIM6
CR51
TMC51
EGPCTL0
EGNCTL0
EGPCTL1
EGNCTL1
PM3
Symbol
is defined as an sfr variable using the #pragma sfr directive in the CC78K0.
−
−
−
−
−
−
−
−
−
−
−
<ADCS>
<TCE51>
PU17
−
−
−
−
−
−
−
−
−
−
−
−
−
7
1
1
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
TMC516
PU16
6
1
−
−
1
−
0
−
0
0
1
0
0
0
0
−
0
−
0
−
0
−
0
−
−
−
−
−
0
0
0
0
Table 3-9. Special Function Register List: 78K0/KB2-L (2/5)
PU125
RSTM
EGP5
EGN5
PU15
FR2
5
1
−
−
1
−
−
0
0
1
0
0
0
−
0
−
0
−
−
0
−
−
−
−
0
−
0
0
EGP4
EGN4
PU14
FR1
−
−
−
−
−
−
−
−
−
−
−
−
−
4
1
1
0
0
1
0
0
0
0
0
0
0
0
0
0
0
Bit No.
ADPCS3 ADPCS2 ADPCS1 ADPCS0
<LVS51> <LVR51> <TMC511> <TOE51>
EGP11 EGP10
EGN11 EGN10
EGN3
PM33
EGP3
PU13
PU33
FR0
−
−
−
−
−
−
−
−
−
−
−
−
−
3
1
0
0
1
0
0
0
0
0
0
ADPCS10 ADPCS9 ADPCS8
EGP2
EGN2
PM32
PU12
PU32
LV1
2
−
−
1
−
−
0
0
1
0
0
−
−
0
−
0
−
0
−
−
−
−
−
POM61 POM60
PIM61
EGN1
PM31
PM61
EGP1
PU01
PU11
PU31
PU61
LV0
−
−
−
−
−
−
−
−
−
−
−
−
−
1
0
1
0
0
0
0
<ADCE>
<FLMD
PM120
PU120
PIM60
EGN0
PM30
PM60
PUP>
EGP0
PU00
PU10
PU30
PU60
0
−
−
−
−
0
−
−
−
−
−
−
−
−
−
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
−
−
−
−
−
−
−
−
−
−
−
CHAPTER 3 CPU ARCHITECTURE
1
√
−
−
√
−
√
−
√
√
√
√
√
√
√
√
−
√
−
√
−
√
−
√
−
−
−
−
√
−
√
√
√
√
Simultaneously
Number of Bits
Manipulated
−
−
−
−
−
−
−
−
−
−
−
8
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
16
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
Reset
After
FFH
FFH
FFH
00H
00H
00H
00H
00H
07H
00H
00H
00H
00H
20H
00H
00H
00H
00H
00H
00H
00H
00H
−
−
−
−
−
−
−
−
−
−
−
167, 324,
167, 463,
180, 464,
167, 573,
181, 413,
504, 573
179, 503
345
619
619
619
619
405
504
713
676
180
437
177
177
177
177
177
691
317
320
−
−
−
−
−
−
−
−
−
−
−
96