AMD-K6 AMD [Advanced Micro Devices], AMD-K6 Datasheet - Page 346

• Manufacturer Part Number: AMD-K6
• Description: AMD-K6 Processor
• Manufacturer: AMD [Advanced Micro Devices]

AMD-K6
Stop Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Stop Clock State . . . . . . . . . . . . . . . . . . . . . . . . . .161
Stop Grant Inquire State . . . . . . . . . . . . . . . . . . . . . . . 223
Stop Grant State . . . . . . . . . . . . . . . . . . . . . . . . . .161
STPCLK# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Switching Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 241
SYSCALL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
SYSCALL/SYSRET Target Address Register
SYSRET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
System Design, Airflow Management in a . . . . . . . . . . . . . 264
System Management Interrupt . . . . . . . . . . . . . . . . . . . . . . 111
System Management Interrupt Active . . . . . . . . . . . . . . . . 112
System Management Mode (SMM) . . . . . . . . . . . . . . . 193
T
Table, Branch History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
TAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
TAP Controller States
TAP Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
TAP Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
TAP Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Target Cache, Branch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Task State Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
TCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
TDI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
TDO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Temperature . . . . . . . . . . . . . . . . 233
Test Access Port, Boundary-Scan. . . . . . . . . . . . . . . . . 205
Test and Debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Test Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Test Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Test Data Output. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Test Mode Select. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Test Mode, Tri-State . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
Test Register 12 (TR12) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Test Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
328
60-MHz bus operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
66-MHz bus operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
input setup and hold timings for 60-MHz bus . . . . . . . . 250
input setup and hold timings for 66-MHz bus . . . . . . . . 246
output delay timings for 60-MHz bus . . . . . . . . . . . . . . . 248
output delay timings for 66-MHz bus . . . . . . . . . . . . . . . 244
Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
valid delay, float, setup, and hold timings . . . . . . . . . . . 243
Capture-DR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Capture-IR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Shift-DR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Shift-IR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
test-logic-reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Update-DR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Update-IR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
BYPASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
EXTEST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
HIGHZ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
IDCODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
SAMPLE/PRELOAD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
Instruction Register (IR) . . . . . . . . . . . . . . . . . . . . . . . . . 206
case. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
(STAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
®
Processor Data Sheet
,
259
–
260
,
262
Preliminary Information
,
,
,
305
226
225
,
,
,
,
,
,
,
,
,
–
–
–
–
–
227
226
226
225
311
283
283
297
299
300
313
299
299
299
Test-Logic-Reset state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Thermal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
Time Stamp Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
TMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
TR12 . . . . . . . . . . . . . . . . . . . . 37
Transition from Protected Mode to Real Mode,
Translation Lookaside Buffer (TLB) . . . . . . . . . . . . . . . . . 171
Trap Dword, I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Tri-State Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
TRST# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
TSC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
TSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
V
VCC2DET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
VCC2H/L#. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
Voltage . . . . . . . . . . . . . . . . 115
Voltage Ranges. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
W
W/R# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
WAE15M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
WAELIM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
WB/WT# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
WBINVD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
WCDE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
WHCR . . . . . . . . . . . . . . . . . . . . . . . 37
Write Allocate . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
Write Handling Control Register (WHCR) . . . . . . . . . 39
Write to a Cacheable Page . . . . . . . . . . . . . . . . . . . . . . . . . 178
Write to a Sector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Write/Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Writeback . . . . . . . . . . . . . 90
Writeback Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Writeback or Writethrough . . . . . . . . . . . . . . . . . . . . . . . . 116
Writethrough vs. Writeback Coherency States. . . . . . . . . 187
design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
heat dissipation path . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
layout and airflow consideration . . . . . . . . . . . . . . . . . . 262
measuring case temperature . . . . . . . . . . . . . . . . . . . . . 262
package specifications . . . . . . . . . . . . . . . . . . . . . . 259
regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
enable limit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
limit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
logic mechanisms and conditions . . . . . . . . . . . . . . . . . . 180
burst . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
cycles . . . . . . . . . . . . . . . . . . . . . 79
INIT-Initiated . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
. . . . . . . . .132
. . . . . . . . . . . . . . . . . . . . . 140
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
–
133
,
158
,
92
,
,
–
–
171
122
38
93
,
,
,
,
,
,
,
81
103
176
144
170
229
39
20695H/0—March 1998
–
,
,
,
82
,
,
,
–
170
109
182
146
174
233
,
,
38
95
47
,
,
,
,
,
–
,
–
,
–
,
–
175
234
179
112
185
148
175
260
170
303
48
98
,
,
,
,
,
,
,
,
,
,
–
,
,
,
,
264
180
197
238
178
181
116
187
116
150
216
224
305
237
177
Index
,
,
,
,
,
,
,
,
,
,
,
,
,
,
,
,
,
,
–
–
–
–
–
–
307
313
313
215
299
225
220
287
241
306
263
238
181
283
182
178
178
283
119
228
132
154
226
11