IDT88K8483 Integrated Device Technology, IDT88K8483 Datasheet - Page 5

• Manufacturer Part Number: IDT88K8483
• Description: Spi-4 Exchange Document Issue 1.0
• Manufacturer: Integrated Device Technology

List of Tables
Table 1.
Table 2.
Table 3.
Table 4.
Table 5.
Table 6.
Table 7.
Table 8.
Table 9.
Table 10. DIV4 signal configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69
Table 11. JTAG Instruction Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74
Table 12. JTAG ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74
Table 13. Direct Register Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
Table 14. Indirect Register Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
Table 15. Direct Registers Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80
Table 16. Indirect Registers Map - Segment Base Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81
Table 17. Indirect Registers Map - Module Base Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81
Table 18. Indirect Registers Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82
Table 19. Global Software Reset Register (Register Offset=0x22) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90
Table 20. Microprocessor Mailbox Input FIFO Data Register (Register Offset=0x10) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90
Table 21. Microprocessor Mailbox Input FIFO Length Register (Register Offset=0x11) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90
Table 22. Microprocessor Mailbox Input FIFO Status Register (Register Offset=0x14) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91
Table 23. Microprocessor Mailbox Output FIFO Data Register (Register Offset=0x12) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91
Table 24. Microprocessor Mailbox Output FIFO Length Register (Register Offset=0x13) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92
Table 25. Microprocessor Mailbox Input FIFO Status Register (Register Offset=0x15) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92
Table 26. Embedded Processor State Register (Register Offset=0x16) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92
Table 27. Microprocessor Indirect Access Control Register (Register Offset=0x1A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
Table 28. Microprocessor Indirect Access Error Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
Table 29. Microprocessor Indirect Access Data Register -1 (Register Offset=0x1B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
Table 30. Microprocessor Indirect Access Data Register - 2 (Register Offset=0x1C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94
Table 31. Microprocessor Indirect Access Data Register - 3 (Register Offset=0x1D) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94
Table 32. Microprocessor Indirect Access Data Register - 4 (Register Offset=0x1E) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
Table 33. Microprocessor Indirect Access Address Register - 1 (Register Offset=0x1F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
Table 34. Microprocessor Indirect Access Address Register - 2 (Register Offset=0x20) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
Table 35. Microprocessor Indirect Access Address Register - 3 (Register Offset=0x21) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
Table 36. PFP T-M insert control register (Register Offset=0x0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
Table 37. PFP T-M insert data register(Register Offset=0x1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97
Table 38. PFP T-M extract control register (Register Offset=0x2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97
Table 39. PFP T-M extract data register (Register Offset=0x3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97
Table 40. PFP M-T insert control register (Register Offset=0x4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97
Table 41. PFP M-T insert data register (Register Offset=0x5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97
Table 42. PFP M-T extract control register (Register Offset=0x6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
Table 43. PFP M-T extract data register (Register Offset=0x7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
Table 44. Primary Interrupt Indication Register (Register Offset=0x08) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
Table 45. Primary Interrupt Enable Register (Register Offset=0x09) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99
Table 46. Secondary Module Indication Register (Register Offset=0x0A.) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
Table 47. Secondary Module Enable Register (Register Offset=0x0B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
Table 48. Secondary interrupt module B Indication register(Register Offset=0xC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101
Table 49. Secondary Interrupt module B enable register (Register Offset=0xD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101
Table 50. Interrupt secondary COMMON indication register (Register Offset=0xe) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102
Table 51. Interrupt Secondary COMMON Enable Register (register_offset=0xf) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103
Table 52. MCLK Divider Sticky Register (Block Base=0x0a00, Register Offset=0x00) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .104
Table 53. Clock Control Input Status Register (Block Base=0x0a00, Register Offset=0x01) . . . . . . . . . . . . . . . . . . . . . . . . . .104
IDT IDT88K8483
IDT88K8483 Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9
Pin Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
SPI-4 Status Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56
Generic Interface - Control Field Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60
Field Associated Non-Critical Event List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
Field Associated Critical Event List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
Non Field Associated Event List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66
Time Base Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68
CLK_SEL signals configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69
5 of 162
October 20, 2006