XC4VFX40-10FFG1152C Xilinx Inc, XC4VFX40-10FFG1152C Datasheet - Page 17

• Manufacturer Part Number: XC4VFX40-10FFG1152C
• Description: IC FPGA VIRTEX-4 FX 40K 1152FBGA
• Manufacturer: Xilinx Inc
• Series: Virtex™-4r

Specifications of XC4VFX40-10FFG1152C

• Number Of Logic Elements/cells: 41904
• Number Of Labs/clbs: 4656
• Total Ram Bits: 2654208
• Number Of I /o: 448
• Voltage - Supply: 1.14 V ~ 1.26 V
• Mounting Type: Surface Mount
• Operating Temperature: 0°C ~ 85°C
• Package / Case: 1152-BBGA, FCBGA
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Number Of Gates: -

Virtex-4 FPGA User Guide
UG070 (v2.6) December 1, 2008
Chapter 8: Advanced SelectIO Logic Resources
R
OLOGIC Resources
Introduction
Input Serial-to-Parallel Logic Resources (ISERDES)
Input DDR Primitive (IDDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
IDDR VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
ILOGIC Timing Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
Input Delay Element (IDELAY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
IDELAYCTRL Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
Output DDR Overview (ODDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
Output DDR Primitive (ODDR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
ODDR VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
OLOGIC Timing Models. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
ISERDES Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
ISERDES Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
ISERDES Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
OPPOSITE_EDGE Mode
SAME_EDGE Mode
SAME_EDGE_PIPELINED Mode
IDDR VHDL Template
IDDR Verilog Template
ILOGIC Timing Characteristics
ILOGIC Timing Characteristics, DDR
IDELAY Primitive
IDELAY Ports
IDELAY Attributes
IDELAY Timing
Note on Instability after an Increment/Decrement Operation
IDELAY VHDL and Verilog Instantiation Template
IDELAYCTRL Primitive
IDELAYCTRL Ports
IDELAYCTRL Timing
IDELAYCTRL Locations
IDELAYCTRL Usage and Design Guidelines
Combinatorial Output Data and 3-State Control Path
OPPOSITE_EDGE Mode
SAME_EDGE Mode
Clock Forwarding
ODDR VHDL Template
ODDR Verilog Template
Timing Characteristics
Combinatorial Output – O
Registered Outputs – Q1 to Q6
Bitslip Operation – BITSLIP
Clock Enable Inputs – CE1 and CE2
High-Speed Clock Input – CLK
Divided Clock Input – CLKDIV
Serial Input Data from IOB – D
High-Speed Clock for Strobe-Based Memory Interfaces – OCLK
Reset Input – SR
BITSLIP_ENABLE Attribute
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www.xilinx.com
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