XC4VFX20-10FFG672C Xilinx Inc, XC4VFX20-10FFG672C Datasheet - Page 12

• Manufacturer Part Number: XC4VFX20-10FFG672C
• Description: IC FPGA VIRTEX-4 FX 20K 672-FBGA
• Manufacturer: Xilinx Inc
• Series: Virtex™-4r

Specifications of XC4VFX20-10FFG672C

• Total Ram Bits: 1253376
• Number Of Logic Elements/cells: 19224
• Number Of Labs/clbs: 2136
• Number Of I /o: 320
• Voltage - Supply: 1.14 V ~ 1.26 V
• Mounting Type: Surface Mount
• Operating Temperature: 0°C ~ 85°C
• Package / Case: 672-BBGA, FCBGA
• No. Of Logic Blocks: 19224
• No. Of Macrocells: 19224
• No. Of Speed Grades: 10
• No. Of I/o's: 320
• Clock Management: DCM
• I/o Supply Voltage: 3.45V
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• For Use With: HW-V4-ML405-UNI-G - EVALUATION PLATFORM VIRTEX-4
• Number Of Gates: -
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant, Lead free / RoHS Compliant

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FIFO Operations
FIFO Attributes
FIFO VHDL and Verilog Templates
FIFO Timing Models and Parameters
FIFO Applications
FIFO16 Error Condition and Work-Arounds
Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
Operating Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
Status Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
FIFO ALMOSTEMPTY / ALMOSTFULL Flag Offset Range . . . . . . . . . . . . . . . . . . . 153
FIFO VHDL Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
FIFO Verilog Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
FIFO Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Cascading FIFOs to Increase Depth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Cascading FIFOs to Increase Width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
FIFO16 Error Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
Solution 1: Synchronous/Asynchronous Clock Work-Arounds . . . . . . . . . . . . . . . . 165
Solution 2: Work-Around Using a Third Fast Clock . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Solution 3: FIFO Flag Generator Using Gray Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Standard Mode
First Word Fall Through (FWFT) Mode
Empty Flag
ALMOSTEMPTY Flag
Read Error Flag
Full Flag
Write Error Flag
ALMOSTFULL Flag
Case 1: Writing to an Empty FIFO
Case 2: Writing to a Full or Almost Full FIFO
Case 3: Reading From a Full FIFO
Case 4: Reading From an Empty or Almost Empty FIFO
Case 5: Resetting All Flags
Synchronous Clock Work-Around
Asynchronous Clock Work-Around
WRCLK Faster than RDCLK Design
RDCLK Faster than WRCLK Design
User-Programmable Flag Settings in the Composite FIFO
Status Flags
Resource Utilization
Performance Expressed in Maximum Read and/or Write Clock Frequency
CORE Generator Tool Implementation
Software Updates
Software IP Cores
Design Description
Notes:
Timing Diagram
Resource Utilization
Performance
Design Files
Design Description
Notes:
Resource Utilization
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
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www.xilinx.com
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UG070 (v2.6) December 1, 2008
Virtex-4 FPGA User Guide
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R