XC4VFX20-10FFG672C Xilinx Inc, XC4VFX20-10FFG672C Datasheet - Page 8

• Manufacturer Part Number: XC4VFX20-10FFG672C
• Description: IC FPGA VIRTEX-4 FX 20K 672-FBGA
• Manufacturer: Xilinx Inc
• Series: Virtex™-4r

Specifications of XC4VFX20-10FFG672C

• Total Ram Bits: 1253376
• Number Of Logic Elements/cells: 19224
• Number Of Labs/clbs: 2136
• Number Of I /o: 320
• Voltage - Supply: 1.14 V ~ 1.26 V
• Mounting Type: Surface Mount
• Operating Temperature: 0°C ~ 85°C
• Package / Case: 672-BBGA, FCBGA
• No. Of Logic Blocks: 19224
• No. Of Macrocells: 19224
• No. Of Speed Grades: 10
• No. Of I/o's: 320
• Clock Management: DCM
• I/o Supply Voltage: 3.45V
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• For Use With: HW-V4-ML405-UNI-G - EVALUATION PLATFORM VIRTEX-4
• Number Of Gates: -
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant, Lead free / RoHS Compliant

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Chapter 2: Digital Clock Managers (DCMs)
DCM Summary
DCM Primitives
DCM Ports
BUFGMUX and BUFGMUX_1 VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . 49
BUFGMUX_VIRTEX4 VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . . . . . . . . 50
BUFIO VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
BUFR VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
DCM_BASE Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
DCM_PS Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
DCM_ADV Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Clock Input Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Control and Data Input Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Clock Output Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Status and Data Output Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Declaring Constraints in UCF File
VHDL Template
Verilog Template
Declaring Constraints in UCF File
VHDL Template
Verilog Template
Declaring Constraints in UCF File
VHDL Template
Verilog Template
Declaring Constraints in UCF File
VHDL Template
Verilog Template
Declaring Constraints in UCF File
Source Clock Input — CLKIN
Feedback Clock Input — CLKFB
Phase-Shift Clock Input — PSCLK
Dynamic Reconfiguration Clock Input — DCLK
Reset Input — RST
Phase-Shift Increment/Decrement Input — PSINCDEC
Phase-Shift Enable Input — PSEN
Dynamic Reconfiguration Data Input — DI[15:0]
Dynamic Reconfiguration Address Input — DADDR[6:0]
Dynamic Reconfiguration Write Enable Input — DWE
Dynamic Reconfiguration Enable Input — DEN
1x Output Clock — CLK0
1x Output Clock, 90° Phase Shift — CLK90
1x Output Clock, 180° Phase Shift — CLK180
1x Output Clock, 270° Phase Shift — CLK270
2x Output Clock — CLK2X
2x Output Clock, 180° Phase Shift — CLK2X180
Frequency Divide Output Clock — CLKDV
Frequency-Synthesis Output Clock — CLKFX
Frequency-Synthesis Output Clock, 180° — CLKFX180
Locked Output — LOCKED
Phase-Shift Done Output — PSDONE
Status or Dynamic Reconfiguration Data Output — DO[15:0]
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www.xilinx.com
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UG070 (v2.6) December 1, 2008
Virtex-4 FPGA User Guide
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