AMD-K6-IIIE+550ACR AMD (ADVANCED MICRO DEVICES), AMD-K6-IIIE+550ACR Datasheet - Page 359

• Manufacturer Part Number: AMD-K6-IIIE+550ACR
• Manufacturer: AMD (ADVANCED MICRO DEVICES)

Specifications of AMD-K6-IIIE+550ACR

• Lead Free Status / RoHS Status: Not Compliant

23543A/0—September 2000
Index
Numerics
0.18-Micron Process Technology . . . . . . . . . . . . . . . . . . . . . . . 7
100-MHz Bus
321-Pin Staggered CPGA Package . . . . . . . . . . . . . . . . . . . . . 2
349-Ball OBGA Package
3DNow!™ Technology. . . . . . . 2
66-MHz Bus
A
A[31:3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
A20M# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Absolute Ratings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
Accelerated Graphic Port (AGP) . . . . . . . . . . . . . . . . . . . . . . . 8
Acknowledge, Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
Address
ADS# Signal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
ADSC# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
AGP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
AHOLD
AHOLD Signal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Index
clock switching characteristics . . . . . . . . . . . . . . . . . . . . 298
frontside. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
input setup and hold timings. . . . . . . . . . . . . . . . . . . . . . 302
output delay timings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
Super7 platform support . . . . . . . . . . . . . . . . . . . . . . . . . 1
specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
data types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
execution unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
INIT state. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
instruction compatibility, floating-point and . . . . . . . . . 240
instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
PREFETCH instruction . . . . . . . . . . . . . . . . . . . . . . . . . . 220
register operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
RESET state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
software prefetching. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
clock switching characteristics . . . . . . . . . . . . . . . . . . . . 299
input setup and hold timings. . . . . . . . . . . . . . . . . . . . . . 306
output delay timings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
masking cache accesses with . . . . . . . . . . . . . . . . . . . . . . 227
bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
generation sequence during bursts (table) . . . . . . . . . . 162
hold signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
parity check signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
parity signal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
-initiated inquire hit to modified line. . . . . . . . . . . . . . . 178
-initiated inquire hit to shared or exclusive line . . . . . . 176
-initiated inquire miss . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
restriction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
A[31:3] signals] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
address hold signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
address strobe signal . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
AHOLD restriction . . . . . . . . . . . . . . . . . . . 174
coherencey . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
,
5
,
7
,
15
,
17
,
19
,
21
,
–
–
178
24
90
,
,
,
,
,
,
–
127
240
242
109
180
280
,
,
99
8
8
Airflow
Aligned Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Allocate, Write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
AMD PowerNow!™ Technology . . . . . . . . . . . 6
AP Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
APCHK# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Asserted signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
B
Backoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
BDC Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
BE[7:0]# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
BF[2:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
BIOS, enhanced power management. . . . . . . . . . . . . . . . . . 145
BIST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
BOFF# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Boundary-Scan
BR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
Branch
BRDY# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
BRDYC# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
BREQ Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
BSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
Built-In Self-Test (BIST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
Burst
Bus
consideration in layout . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
heatsink with fan (figure). . . . . . . . . . . . . . . . . . . . . . . . . 321
management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
path in a dual-fan system (figure) . . . . . . . . . . . . . . . . . . 321
path in an ATX form-factor system (figure) . . . . . . . . . . 322
disabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
dynamic core voltage control . . . . . . . . . . . . . . . . . . . . . . 151
enabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
enhanced power management register (EPMR) . . . . . . 144
EPM 16-byte I/O block . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
EPM stop grant state. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
I/O base address definition. . . . . . . . . . . . . . . . . . . . . . . . 145
processor state observability register (PSOR) . . . . . . . . 148
SMM handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
voltage identification signals . . . . . . . . . . . . . . . . . 137
locked operation with . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
bit definitions (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
register (BSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
test access port (TAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
history table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
prediction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
target cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
pipelined burst reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
ready . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
ready copy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
writeback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
writeback due to cache-line replacement . . . . . . . .164
100-MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
AMD-K6™-IIIE+ Embedded Processor Data Sheet
A[31:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
AHOLD restriction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
,
,
143
7
,
,
,
15
151
199
,
23
,
,
,
,
,
–
,
277
151
285
182
200
165
337
,
26
8