AMD-K6-IIIE+550ACR AMD (ADVANCED MICRO DEVICES), AMD-K6-IIIE+550ACR Datasheet - Page 364

• Manufacturer Part Number: AMD-K6-IIIE+550ACR
• Manufacturer: AMD (ADVANCED MICRO DEVICES)

Specifications of AMD-K6-IIIE+550ACR

• Lead Free Status / RoHS Status: Not Compliant

AMD-K6™-IIIE+ Embedded Processor Data Sheet
L2 Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
L2AAR . . . . . . . . . . . . . . . . . . . . . . . 44
L3 Cache
Latency, execution (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Layout and Airflow Considerations . . . . . . . . . . . . . . . . . . 319
Level-2 Cache Array Access Register (L2AAR). . . . . 264
Literature. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iii
LOCK# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Locked
Logic
Low-Power Devices . . . . . . . . . . . . . . . . . 4
M
M/IO# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Machine Check Address Register (MCAR) . . . . . .44
Machine Check Exception . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Machine Check Type Register (MCTR) . . . . . . . . .44
Maskable Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
MCAR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44
MCTR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44
342
access type. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
built-in self test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
cache line (figure). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
cache sector and line organization (figure) . . . . . . . . . . 265
cache-line fills . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
cache-line replacements. . . . . . . . . . . . . . . . . . . . . . . . . . 214
coherency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
data location (figure) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
data reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
direct access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
disabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
disabling for debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
flushing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
inquire cycles (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
least recently used (LRU) algorithm . . . . . . . . . . . . . . . 215
Level-2 Cache Array Access Register (L2AAR). . . . . . . . 50
LRU field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
MESI states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
organization (figure). . . . . . . . . . . . . . . . . . . . . . . . . 206
predecode bits not stored. . . . . . . . . . . . . . . . . . . . . . . . . 208
prefetching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
sector organization (figure) . . . . . . . . . . . . . . . . . . . . . . . . 16
states (table) . . . . . . . . . . . . . . . . . . . . . . . . . . .221
Super7 platform support . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
T/D bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
tag array testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
tag information (figure) . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
tag location (figure) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
tag reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
write allocate. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
debugging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
PCD signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
operation with BOFF# intervention . . . . . . . . . . . . . . . . 186
operation, basic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
branch-prediction . . . . . . . . . . . . . . . . . . . . . . 15
external support of floating-point exceptions . . . . . . . . 238
symbol (figure) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
,
50
,
,
288
212
–
,
–
113
213
291
Preliminary Information
,
,
,
,
23
–
–
–
–
–
139
292
225
264
,
45
45
45
45
25
,
,
,
,
,
,
,
,
–
–
–
–
–
142
212
265
226
264
267
267
336
202
202
202
202
26
Memory
MESI . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1
Microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
Misaligned
MMX Technology . . . . . . . . . . . . . . . . . . . . . . . . 19
Model-Specific Registers (MSR) . . . . . . . . . . . . . . . . . . . . . . 44
MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
MTRR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Multimedia
N
NA# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Negated signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Next Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
NMI Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
No-Connect Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Non-Maskable Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Non-Pipelined Single-Transfer Memory Read/Write and
Normal State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
O
OBGA Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2
management registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
or I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
read and write, misaligned single-transfer . . . . . . . . . . . 160
read and write, single-transfer . . . . . . . . . . . . . . . . . . . . . 158
reads and writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
type range registers (MTRR) . . . . . . . . . . . . . . . . . . 49
bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
states in the data cache . . . . . . . . . . . . . . . . . . . . . . . . . . 207
branch-prediction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
centralized scheduler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
decoders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
enhanced RISC86 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
execution units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
instruction fetching and decode . . . . . . . . . . . . . . . . . . . . 17
instruction prefetch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
predecode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
I/O read and write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
I/O transfers (table). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
memory transfers (table) . . . . . . . . . . . . . . . . . . . . . . . . . 160
single-transfer memory read and write . . . . . . . . . . . . . . 160
transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
3DNow!™ registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
data types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
INIT state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
instruction compatibility, floating-point and . . . . . . . . . 240
instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
instructions (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
register operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
RESET state. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
and 3DNow!™ execution units . . . . . . . . . . . . . . . . . . . . . 239
execution unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
functional unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
pin designations (figure) . . . . . . . . . . . . . . . . . . . . . . . . . 328
pin designations by function (table) . . . . . . . . . . . . . . . . 330
pin differences (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
specification. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
Write Delayed by EWBE#. . . . . . . . . . . . . . . . . . . . . 159
23543A/0—September 2000
,
168
,
172
,
21
,
,
,
206
207
–
242
,
24
11
Index
,
,
,
,
,
,
,
,
–
231
227
209
127
231
239
280
295
–
26
3