AMD-K6-IIIE+550ACR AMD (ADVANCED MICRO DEVICES), AMD-K6-IIIE+550ACR Datasheet - Page 361

• Manufacturer Part Number: AMD-K6-IIIE+550ACR
• Manufacturer: AMD (ADVANCED MICRO DEVICES)

Specifications of AMD-K6-IIIE+550ACR

• Lead Free Status / RoHS Status: Not Compliant

23543A/0—September 2000
Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
Capture-DR state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
Capture-IR state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
Case Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
Centralized Scheduler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
CLK
CLK Signal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Clock Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Coherency
Compatibility, Floating-Point, MMX, and 3DNow!
Component Placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
Configuration
Connections
Control Register 0 (CR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Control Register 1 (CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Control Register 2 (CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Control Register 3 (CR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Control Register 4 (CR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Counter, Time Stamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
CPGA Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
CR4 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Customer Service . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iii
Cycles
Index
capacitor placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
large capacitive loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
extended . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
measuring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
switching characteristics
capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
switching characteristics
cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
writeback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
writethrough . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
power-on initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
signal timing (figure) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
signal timing for 100-MHz bus operation (table) . . . . . . 308
signal timing for 66-MHz bus operation . . . . . . . . . . . . . 309
VCC pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
pin requirements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
power requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
pin designations (figure) . . . . . . . . . . . . . . . . . . . . . . . . . 324
pin designations by function (table) . . . . . . . . . . . . . . . . 326
pin differences (table . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
hold and hold acknowledge . . . . . . . . . . . . . . . . . . . . . . . 168
inquire . . . 94
inquire and bus arbitration . . . . . . . . . . . . . . . . . . . . . . . 168
interrupt acknowledge . . . . . . . . 95
locked . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
pipelined . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
pipelined write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
. . . . 172
100-MHz bus operation . . . . . . . . . . . . . . . . . . . . . . . . 298
60-MHz bus operation . . . . . . . . . . . . . . . . . . . . . . . . . 299
enhanced power management stop grant . . . . . . . . . 277
halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
normal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
state transitions (figure) . . . . . . . . . . . . . . . . . . . 278
stop clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
stop grant. . . . . . . . . . . . . . . . . . . . . . . . . . . 193
stop grant inquire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
100-MHz bus operation . . . . . . . . . . . . . . . . . . . . . . . . 298
66-MHz bus operation . . . . . . . . . . . . . . . . . . . . . . . . . 299
Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
,
174
,
–
176
99
,
–
109
178
,
,
113
182
–
,
114
186
,
,
131
,
222
98
,
,
,
139
100
263
,
,
,
164
106
277
,
,
,
168
,
280
123
280
,
,
,
,
170
,
–
–
,
277
279
285
283
282
138
–
96
,
3
D
D/C# Signal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
D[63:0] Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Data
Data/Code Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Data-NA# Requested State. . . . . . . . . . . . . . . . . . . . . . . . . . 156
DC Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
Debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
Decoders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Decoupling Recommendations . . . . . . . . . . . . . . . . . . . . . . 294
Descriptors and Gates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Device Identification Register (DIR) . . . . . . . . . . . . . . . . . 258
Diagrams
Digital Signal Processing Instructions . . . . . . . . . . . . . . . . . 90
DIR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
Dissipation, Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iii
DP[7:0] Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
DR3–DR0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
DR5–DR4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
DR6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
DR7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
Driven signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
DSP Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Dual Voltage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
shutdown . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
special bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
writeback . . . . . . 94
bus
cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
types
exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
System Management Mode (SMM) . . . . . . . . . . . . .249
key. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
waveform definitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
. . . . . . . . . . . . . . . . . . . . . 178
AMD-K6™-IIIE+ Embedded Processor Data Sheet
AHOLD restriction . . . . . . . . . . . . . . . . . . . . . . . . 97
AHOLD timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
aligned transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
BRDY# timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
byte enable signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
D[63:0] signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
data state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
memory reads and writes . . . . . . . . . . . . . . . . . . . . . . . 158
misaligned transfers . . . . . . . . . . . . . . . . . . . . . . 129
parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
split cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
transition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
MESI states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
3DNow!™ Technology. . . . . . . . . . . . . . . . . . . . . . . . . . . 37
floating-point register . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
integer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
MMX technology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
DR3–DR0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
DR5–DR4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
DR6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
DR7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
,
96
–
97
,
,
110
180
,
,
113
186
,
,
139
210
,
,
164
264
,
,
172
,
279
311
,
,
,
,
,
,
,
176
–
–
282
180
184
125
270
250
314
239
339
,