AMD-K6-IIIE+550ACR AMD (ADVANCED MICRO DEVICES), AMD-K6-IIIE+550ACR Datasheet - Page 360

• Manufacturer Part Number: AMD-K6-IIIE+550ACR
• Manufacturer: AMD (ADVANCED MICRO DEVICES)

Specifications of AMD-K6-IIIE+550ACR

• Lead Free Status / RoHS Status: Not Compliant

AMD-K6™-IIIE+ Embedded Processor Data Sheet
BVC Field. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
BVCM Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
BYPASS Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
Bypass Register (BR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
C
Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
338
arbitration cycles, inquire and . . . . . . . . . . . . . . . . . . . . 168
backoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
byte enable signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
frequency signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
hold request signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
lock signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
request signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
states
definition (table). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
branch target . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
burst writeback cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
cacheable access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
coherency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
data cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
disabling . . . . . . . . . . . . . . . . . . . . . . . . . . 46
enabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
flushing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
inhibiting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
inquire cycles . . . . . . . . . . . . . . . . . . . . . . . . . 168
inquire cycles (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
external address strobe signal. . . . . . . . . . . . . . . . . . . 109
hold signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
inquire cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
strobe copy signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
strobe signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
valid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
aligned transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
definitions (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
order during misaligned I/O transfers (table) . . . . . . 167
order during misaligned memory transfers (table). . 160
special . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
AHOLD restriction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
aligned transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
byte enables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
D[63:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
memory reads and writes. . . . . . . . . . . . . . . . . . . . . . . 158
misaligned transfers . . . . . . . . . . . . . . . . . . . . . . . 129
parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
transition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
data-NA# requested . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
idle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
pipeline address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
pipeline data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
state machine (figure) . . . . . . . . . . . . . . . . . . . . . . . . . 155
transition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
writeback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
writethrough . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
,
211
Preliminary Information
,
,
,
103
251
174
,
,
,
,
,
,
,
,
,
–
–
174
197
190
174
184
125
263
191
263
178
99
CACHE# Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
instruction cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
instruction fetch and decode . . . . . . . . . . . . . . . . . . . . . . . 17
instruction prefetch. . . . . . . . . . . . . . . . . . . . . . . 16
L1 cache
L2 cache
L3 cache
Level-2 Cache Array Access Register (L2AAR) . . . . . . . 264
-line fills . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
-line replacement. . . . . . . . . . . . . . . . . . . . . . . . . . . 214
masking cache accesses with A20M# . . . . . . . . . . . . . . . 227
MESI states in the data. . . . . . . . . . . . . . . . . . . . . . . . . . . 207
operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
organization (figure) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
predecode bits . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
prefetching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
sector organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
sector organization (figure) . . . . . . . . . . . . . . . . . . . . . . . . 16
signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
snooping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
states. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
states (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
Super7 platform support . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
total internal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
TR12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
translation lookaside buffers (TLBs). . . . . . . . . . . . . . . . 205
write allocate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
write cycle order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
write merge buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
write to a cacheable page . . . . . . . . . . . . . . . . . . . . . . . . . 216
writeback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
writethrough . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
generation (table) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
cache-line replacement. . . . . . . . . . . . . . . . . . . . . . . . . 214
coherency states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
data cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
data cache line (figure). . . . . . . . . . . . . . . . . . . . . . . . . 207
instruction cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
instruction cache line (figure) . . . . . . . . . . . . . . . . . . . 207
internal snooping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
write allocate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
cache line (figure) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
cache-line replacement. . . . . . . . . . . . . . . . . . . . . . . . . 214
data reads. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
direct access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
disabling for debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
EDX register content . . . . . . . . . . . . . . . . . . . . . . . . . . 265
Level-2 Cache Array Access Register (L2AAR). . . . . . 50
organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
RDMSR instruction effect . . . . . . . . . . . . . . . . . . . . . . 265
sector and line organization (figure). . . . . . . . . . . . . . 265
tag array testing . . . . . . . . . . . . . . . . . . . . . . . . . 213
tag information (figure) . . . . . . . . . . . . . . . . . . . . . . . . . 52
tag or data location (figure) . . . . . . . . . . . . . . . . . . . . . . 51
tag reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
WRMSR instruction effect . . . . . . . . . . . . . . . . . . . . . . 265
debugging. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
PCD signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
23543A/0—September 2000
–
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Index
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