AMD-K6-IIIE+550ACR AMD (ADVANCED MICRO DEVICES), AMD-K6-IIIE+550ACR Datasheet - Page 5

• Manufacturer Part Number: AMD-K6-IIIE+550ACR
• Manufacturer: AMD (ADVANCED MICRO DEVICES)

Specifications of AMD-K6-IIIE+550ACR

• Lead Free Status / RoHS Status: Not Compliant

23543A/0—September 2000
Contents
Contents
Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xvii
About this Data Sheet. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xix
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AMD-K6™-IIIE+ Embedded Processor ..................................... 1
Internal Architecture ................................................................ 11
Software Environment ............................................................... 27
Logic Symbol Diagram ............................................................... 91
Signal Descriptions .................................................................... 93
AMD-K6™-IIIE+ Embedded Processor Features . . . . . . . . . . 3
Process Technology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Super7™ Platform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Microarchitecture Overview . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Cache, Instruction Prefetch, and Predecode Bits . . . . . . . . . 16
Instruction Fetch and Decode . . . . . . . . . . . . . . . . . . . . . . . . . 17
Centralized Scheduler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Execution Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Branch-Prediction Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Model-Specific Registers (MSR) . . . . . . . . . . . . . . . . . . . . . . . 44
Memory Management Registers . . . . . . . . . . . . . . . . . . . . . . . 54
Paging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Descriptors and Gates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Exceptions and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Instructions Supported by the AMD-K6™-IIIE+ Processor . 63
Signal Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
A20M# (Address Bit 20 Mask) . . . . . . . . . . . . . . . . . . . . . . . . . 94
A[31:3] (Address Bus) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
ADS# (Address Strobe) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
ADSC# (Address Strobe Copy) . . . . . . . . . . . . . . . . . . . . . . . . 96
AHOLD (Address Hold) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
AP (Address Parity) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
APCHK# (Address Parity Check) . . . . . . . . . . . . . . . . . . . . . . 99
BE[7:0]# (Byte Enables) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
BF[2:0] (Bus Frequency) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
BOFF# (Backoff) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
BRDY# (Burst Ready) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
BRDYC# (Burst Ready Copy) . . . . . . . . . . . . . . . . . . . . . . . . 104
BREQ (Bus Request) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
CACHE# (Cacheable Access) . . . . . . . . . . . . . . . . . . . . . . . . 105
CLK (Clock) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
D/C# (Data/Code) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
D[63:0] (Data Bus) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Preliminary Information
AMD-K6™-IIIE+ Embedded Processor Data Sheet
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