DS3181 Maxim Integrated Products, DS3181 Datasheet - Page 378

• Manufacturer Part Number: DS3181
• Description: Network Controller & Processor ICs DS3-E3 ATM-Packet PH Y with Built-in Line
• Manufacturer: Maxim Integrated Products

Specifications of DS3181

• Product: Framer
• Number Of Transceivers: 1
• Data Rate: 44.736 Mbps
• Supply Voltage (max): 3.465 V
• Supply Voltage (min): 3.135 V
• Supply Current (max): 280 mA
• Maximum Operating Temperature: + 70 C
• Minimum Operating Temperature: 0 C
• Mounting Style: SMD/SMT
• Package / Case: TEBGA
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant

Figure 14-2. DS3183 Pin Assignments—400-Lead TE-PBGA
Note: Green indicates VSS, Red indicates VDD, Yellow indicates system interface pins, and blank cells indicate no connect balls.
Figure 14-3. DS3182 Pin Assignments—400-Lead TE-PBGA
Note: Green indicates VSS, Red indicates VDD, Yellow indicates system interface pins, and blank cells indicate no connect balls.
W
W
M
M
G
B
C
D
G
H
K
N
R
U
B
C
D
H
K
N
R
U
A
E
P
V
Y
A
E
P
V
Y
F
L
T
F
L
T
J
J
VDD_RX1
VDD_TX2
VDD_RX2
VDD_RX1
VDD_TX2
VDD_RX2
VDD_JA1
VDD_JA1
GPIO[5]
GPIO[7]
GPIO[5]
GPIO[7]
MODE
MODE
RXN1
TXN1
CLKA
CLKB
TXN2
RXN2
RXN1
TXN1
CLKA
CLKB
TXN2
RXN2
VDD
VDD
VSS
D[0]
D[1]
VSS
VSS
D[0]
D[1]
VSS
A[1]
A[0]
A[1]
A[0]
1
1
ROHSOF
ROHSOF
ROHSOF
ROHSOF
GPIO[6]
GPIO[8]
GPIO[6]
GPIO[8]
RXP1
CLKC
RXP2
RXP1
CLKC
RXP2
TXP1
RDY*
TXP2
TXP1
RDY*
TXP2
VDD
VDD
ALE
D[2]
D[3]
D[4]
D[5]
ALE
A[5]
A[4]
A[3]
A[2]
A[5]
A[4]
A[3]
A[2]
D[2]
D[3]
D[4]
D[5]
2
2
1
2
1
2
RPOS1 VDD_RX3
RNEG1
RNEG2
RPOS2
RPOS1
RNEG1
RNEG2
RPOS2
JTCLK
JTCLK
TEST*
TEST*
A[10]
D[10]
A[10]
D[10]
JTDI
JTDI
HIZ*
HIZ*
A[9]
A[8]
A[7]
A[6]
RD*
CS*
D[6]
D[7]
D[8]
D[9]
A[9]
A[8]
A[7]
A[6]
RD*
CS*
D[6]
D[7]
D[8]
D[9]
3
3
VDD_TX1
VDD_TX1
JTRST*
TCLKI1
TPOS1
TNEG1
TNEG2
TPOS2
TCLKI2
TCLKI1
TPOS1
TNEG1
JTRST*
TNEG2
TPOS2
TCLKI2
JTMS
JTDO
JTMS
JTDO
D[11]
D[12]
D[13]
D[14]
D[11]
D[12]
D[13]
D[14]
WR*
INT*
WR*
INT*
4
4
VDD_CLA
VDD_CLA
TPDENI1 VDD_JA3
VDD_JA2
TPDENI2
VDD_JA2
ROHCLK
TOHEN1
TOHEN2
ROHCLK
TPDENI1
ROHCLK
TOHEN1
TOHEN2
ROHCLK
TPDENI2
GPIO[1]
GPIO[2]
GPIO[4]
GPIO[3]
GPIO[1]
GPIO[2]
GPIO[4]
GPIO[3]
WIDTH
WIDTH
RXN3
RXP3
D[15]
D[15]
5
D
5
1
2
1
D
2
RPDENI1 TCLKO1
RPDENI2 TCLKO2
RPDENI1 TCLKO1
RPDENI2 TCLKO2
TSER1 VDD_TX3 RSOFO1
TSER2
TSER1
TSER2
TXN3
TXP3
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VDD
VDD
VDD
6
6
TSOFO1 TLCLK1
TOHSOF
TOHSOF
TSOFO2 TLCLK2
TOHSOF
TOHSOF
TSOFO1
TSOFO2
TSOFI1
TSOFI2
TSOFI1
TSOFI2
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VDD
VDD
VDD
7
7
1
2
1
2
TOHCLK1 RPDAT1 TPDAT3
TOHCLK2 RPDAT2
TOHCLK1 RPDAT1
TOHCLK2 RPDAT2
RSOFO2
RSOFO1
RSOFO2
RLCLK1
RLCLK2
TLCLK1
RLCLK1
RLCLK2
TLCLK2
TOH1
TOH2
TOH1
TOH2
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VDD
VDD
VDD
8
8
TPDENO
TPDENO
TPDENO
TPDENO
TPDAT1
RCLKO1
RCLKO2
TPDAT2
TPDAT1
RCLKO1
RCLKO2
TPDAT2
RSER1
RSER2
RSER1
RSER2
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
9
9
1
2
1
2
TPDENO
RPDAT3 RCLKO3 RLCLK3 TCLKO3
ROH1
ROH3
ROH2
ROH1
ROH2
378
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
10
10
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
3
TOHCLK3
TLCLK3 TSOFO3
RSER3
TOH3
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
11
11
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
RSOFO3 RPDENI3 TNEG3
TOHSOF
TSOFI3 TPDENI3
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
12
12
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
3
ROHCLK
TSER3
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
13
VSS
VSS
VSS
VSS
13
3
ROHSOF
TOHEN3 TADR[2]
TCLKI3
TPOS3
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
14
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
14
3
TDATA[30
TDATA[31
TDATA[30
TDATA[31
TADR[4]
TADR[3]
TADR[4]
TADR[3]
TADR[2]
RNEG3
RPOS3
TEOP
TEOP
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
15
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
15
]
]
]
]
TDATA[21
TDATA[22
TDATA[23
TDATA[17
TDATA[29
TDATA[15
TDATA[21
TDATA[22
TDATA[23
TDATA[17
TDATA[29
TDATA[15
RDATA[3
RDATA[3
RDATA[2
RDATA[2
RDATA[1
RDATA[1
RDATA[1
RDATA[1
RDATA[3
RDATA[3
RDATA[2
RDATA[2
RDATA[1
RDATA[1
RDATA[1
RDATA[1
TADR[1]
TADR[1]
REOP
TSOX
REOP
TSPA
TSPA
TSOX
RST*
RST*
16
TSX
TSX
16
1]
0]
9]
8]
5]
4]
3]
2]
1]
0]
9]
8]
5]
4]
3]
2]
]
]
]
]
]
]
]
]
]
]
]
]
TDATA[19
TDATA[26
TDATA[16
TDATA[18
TDATA[28
TDATA[12
TDATA[14
TDATA[19
TDATA[26
TDATA[16
TDATA[18
TDATA[28
TDATA[12
TDATA[14
RDATA[9] RDATA[8] RDATA[7] RDATA[6]
RDATA[9] RDATA[8] RDATA[7] RDATA[6]
RDATA[2
RDATA[2
RDATA[2
RDATA[2
RDATA[2
RDATA[1
RDATA[1
TMOD[0] TMOD[1] TDATA[9]
TMOD[0] TMOD[1] TDATA[9]
RDATA[2
RDATA[2
RDATA[2
RDATA[2
RDATA[2
RDATA[1
RDATA[1
TDXA[1]
TDXA[1]
TPRTY
TPRTY
RSOX
TERR
RSOX
TERR
17
17
7]
6]
5]
4]
3]
1]
0]
7]
6]
5]
4]
3]
1]
0]
]
]
]
]
]
]
]
]
]
]
]
]
]
]
TDATA[20
TDATA[27
TDATA[11
TDATA[13
TDATA[20
TDATA[27
TDATA[11
TDATA[13
RDATA[2] RDATA[1] RSCLK
RDATA[5] RDATA[4] RDATA[3]
TDATA[1] RADR[4] RADR[3]
TDATA[6] TDATA[3] TDATA[0]
TDATA[5] TDATA[4] TDATA[2]
RDATA[2] RDATA[1]
RDATA[5] RDATA[4] RDATA[3]
RDATA[2
RDATA[2
RDATA[2
RMOD[0] RMOD[1] RDATA[0]
TDATA[1] RADR[4]
TDATA[6] TDATA[3] TDATA[0]
TDATA[5] TDATA[4] TDATA[2]
RDXA[3] RDXA[2]
RADR[2] RADR[1] RADR[0]
RDATA[2
RDATA[2
RDATA[2
RMOD[0] RMOD[1] RDATA[0]
TADR[0]
TADR[0]
RDXA[3]
RADR[2]
REN*
RVAL
RVAL
REN*
18
18
0]
2]
1]
0]
2]
1]
]
]
]
]
]
]
]
]
TDATA[25
TDATA[10
TDATA[25
TDATA[10
RDATA[1
RDATA[1
RDXA[1]
RDATA[1
RDATA[1
TDXA[4]
TDXA[3] RDXA[4]
RDXA[2]
RDXA[1]
RADR[1]
TDXA[4]
TDXA[3]
RERR
RERR
TEN*
VDD
TEN*
19
VDD
19
9]
8]
9]
8]
]
]
]
]
TDATA[24
TDATA[8]
TDATA[7]
TDATA[24
RDATA[1
RDATA[1
TDATA[8]
TDATA[7]
RDATA[1
RDATA[1
TDXA[2]
RDXA[4]
RADR[0]
RADR[3]
TDXA[2]
TSCLK
RPRTY
RPRTY
TSCLK
RSCLK
VDD
20
VSS
VSS
VSS
VDD
VSS
20
7]
6]
7]
6]
]
]